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Deductive Verification of Weak Memory Programs with View-based Protocols (extended version)

Este artículo presenta VerCors-relaxed, una extensión de la herramienta de verificación deductiva VerCors que codifica la concurrencia de memoria débil mediante protocolos basados en vistas, permitiendo así la verificación automática de programas concurrentes complejos mediante la implementación de la lógica de separación SLR.

Autores originales: Ömer Şakar, Soham Chakraborty, Marieke Huisman, Anton Wijs

Publicado 2026-04-24

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CC BY 4.0

Autores originales: Ömer Şakar, Soham Chakraborty, Marieke Huisman, Anton Wijs

Artículo original bajo licencia CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/). ✨ Esta es una explicación generada por IA del artículo a continuación. No ha sido escrita ni avalada por los autores. Para mayor precisión técnica, consulte el artículo original. Leer descargo de responsabilidad completo

Imagina que estás en una oficina muy moderna y caótica donde varios empleados (los hilos o threads) están trabajando en un mismo proyecto compartido (la memoria).

En una oficina normal y ordenada (lo que los informáticos llaman "consistencia secuencial"), si el empleado A escribe un número en una pizarra y luego el empleado B la lee, B siempre verá lo que A acababa de escribir. El orden es estricto: primero pasa esto, luego aquello.

Pero en el mundo de los procesadores modernos, la oficina es un caos creativo. Los empleados tienen sus propias agendas, pueden tomar notas en sus libretas personales antes de escribirlas en la pizarra común, y a veces, la pizarra misma tiene un retraso en mostrar los cambios. Esto es lo que se llama memoria débil (weak memory).

Aquí es donde entra el problema: a veces, un empleado lee un número que nunca fue escrito realmente, o lee un número en un orden que no tiene sentido lógico. Esto es como si el empleado B viera en la pizarra un "5" que el empleado A nunca escribió, o viera el "2" antes que el "1", aunque A escribió el "1" primero.

El Problema: ¿Cómo asegurarnos de que no hay locura?

Los programadores necesitan herramientas para probar que, a pesar de este caos, el programa no va a fallar. Hasta ahora, hacer estas pruebas era como intentar explicar un sueño con lógica matemática: manual, lento y propenso a errores. Los expertos tenían que escribir pruebas a mano, línea por línea, para convencerse de que el programa era seguro.

La Solución: "VerCors-relaxed" y los Protocolos de Visión

Los autores de este paper (Ömer Şakar y su equipo) han creado una herramienta llamada VerCors-relaxed. Para entenderla, usemos una analogía de diarios de viaje y mapas.

1. Los Protocolos (Los Mapas de Ruta)

Imagina que cada empleado tiene un mapa de ruta (un protocolo) para cada pizarra (variable) en la oficina.

Este mapa no es un simple dibujo; es un árbol de decisiones.
Le dice al empleado: "Si estás en el estado 'A' y quieres escribir un '2', puedes ir al estado 'B'. Si quieres escribir un '1', vas al estado 'C'".
Lo genial es que cada empleado tiene su propio mapa para cada pizarra. Esto permite que el sistema sepa exactamente qué cambios podría hacer cada persona.

2. Las Vistas Locales (Los Diarios de Viaje)

Cada empleado lleva un diario personal (una vista local). En este diario, anotan:

"Yo escribí un '2' en la pizarra X".
"Creo que el empleado B escribió un '1' en la pizarra Y".

En una memoria débil, un empleado puede "adivinar" (especular) lo que otro podría haber escrito antes de verlo realmente. El diario le permite decir: "Si yo veo un '2', es porque el empleado B debería haber escrito un '1' antes, según mi mapa".

3. La Verificación Automática (El Inspector de Calidad)

Aquí es donde entra la magia de VerCors-relaxed. Antes, un humano tenía que revisar todos los diarios y mapas para ver si las adivinanzas eran lógicas. Ahora, la herramienta hace esto automáticamente:

Lee los mapas: Verifica que cada empleado solo siga las rutas permitidas en su protocolo.
Lee los diarios: Comprueba que cuando un empleado "adivina" un valor, ese valor realmente existía en algún momento en el mapa de otro empleado.
Detecta la locura: Si un empleado lee un valor que nunca fue escrito en ningún mapa (un "fantasma" o valor de la nada), la herramienta grita: ¡ALTO! Esto es imposible y el programa es inseguro.

¿Por qué es importante?

Piensa en esto como un sistema de seguridad para aviones.

Antes: Los ingenieros revisaban los planos a mano, buscando errores de lógica. Podían pasar años y aún así, un error sutil podría hacer que el avión se estrellara en una situación rara.
Ahora (con este paper): Tienen un simulador automático que prueba millones de escenarios de vuelo (ejecuciones del programa) en segundos. Si el avión (el programa) puede volar de forma segura en todas las condiciones de "caos" (memoria débil), el simulador lo aprueba.

El Resultado

Los autores probaron su herramienta con varios ejemplos famosos de la literatura informática (como el ejemplo "2+2W" o "COH" que aparecen en el paper).

Rápido: Verificó estos programas complejos en menos de un minuto y medio.
Preciso: Encontró automáticamente qué resultados eran posibles y cuáles eran imposibles (locura), tal como lo haría un experto humano, pero sin cansarse ni cometer errores de cálculo.

En resumen: Han creado un traductor automático que convierte el lenguaje confuso de la "memoria débil" (donde las cosas pasan en desorden) en un lenguaje lógico que una computadora puede verificar paso a paso, asegurando que nuestros programas no se vuelvan locos cuando corren en procesadores modernos.

Título: Verificación Deductiva de Programas de Memoria Débil con Protocolos Basados en Vistas (Versión Extendida)

1. El Problema

La programación concurrente bajo modelos de memoria débil (weak memory) presenta desafíos significativos para garantizar la corrección. A diferencia de la consistencia secuencial (SC), donde las instrucciones de los hilos se intercalan de manera predecible, los modelos de memoria débil permiten ejecuciones que no pueden explicarse mediante un simple intercalado de instrucciones. Esto se debe a optimizaciones del compilador y del hardware que permiten reordenamientos de lecturas y escrituras, lo que puede dar lugar a resultados inesperados o "fuera de la nada" (out-of-thin-air).

Aunque existen lógicas de programa avanzadas para razonar sobre estos modelos (como RSL, GPS, FSL y SLR), su uso actual se limita casi exclusivamente a pruebas manuales intrincadas. Por otro lado, herramientas de verificación deductiva automatizada como VerCors son muy efectivas para programas con consistencia secuencial, pero carecían de soporte para la verificación automatizada de programas con memoria débil. Existe, por tanto, una brecha entre la teoría lógica y la automatización práctica.

2. Metodología

Los autores proponen un enfoque para cerrar esta brecha mediante la extensión de la herramienta VerCors (un verificador deductivo basado en Lógica de Separación con Permisos - PBSL) para soportar memoria débil. La metodología se centra en dos pilares conceptuales:

Protocolos Basados en Vistas (View-based Protocols):
- En lugar de definir un único protocolo por ubicación de memoria (como en GPS), el enfoque define un protocolo por combinación de hilo y ubicación ( $P^t_x$ ).
- Un protocolo es un árbol de estados que modela las escrituras posibles de un hilo específico en una ubicación atómica.
- Se utilizan vistas locales de hilo ( $L^t_x$ ) que mapean el estado actual de los protocolos de todos los hilos. Esto permite a un hilo "especular" sobre las escrituras que otros hilos podrían realizar, manteniendo un registro de su propio progreso y el de los demás.
- Se introducen funciones auxiliares ( $\pi$ y $\tau$ ) para rastrear el orden de modificación observado y garantizar la coherencia de las escrituras y lecturas.
Codificación en VerCors-relaxed:
- Se ha desarrollado una extensión llamada VerCors-relaxed.
- Los protocolos se codifican utilizando Tipos de Datos Axiomáticos (ADT) de VerCors para modelar estados y transiciones de manera abstracta.
- Se definen contratos (pre/postcondiciones) para las operaciones de carga (load), almacenamiento (store) y lectura-modificación-escritura (rmw). Estos contratos utilizan variables fantasma (ghost variables) para rastrear las vistas locales, el orden de observación y los permisos de acceso.
- El enfoque permite verificar la ejecución hilo por hilo, considerando sus instrucciones en orden secuencial, pero razonando sobre las reordenaciones globales a través de las vistas.

3. Contribuciones Clave

Propuesta de VerCors-relaxed: Una extensión de la herramienta VerCors que codifica el acceso a memoria relajada utilizando protocolos basados en vistas, permitiendo la verificación deductiva automatizada.
Codificación de la Lógica SLR: Se ha implementado el fragmento relajado de la lógica SLR (Separation Logic for Relaxed memory) dentro de VerCors-relaxed. Esto demuestra que los protocolos basados en vistas pueden capturar las reglas de coherencia (como Reads-from-Write, Writes-Ordered y Different-Writes) de SLR de manera formal y automatizada.
Mecanismo de Especulación Controlada: El método permite razonar sobre escrituras especulativas y reordenamientos, validando que las lecturas de un hilo sean consistentes con las escrituras posibles de otros hilos según sus protocolos.
Prueba de Corrección (Soundness): Se demuestra teóricamente que si un programa se verifica correctamente utilizando los protocolos basados en vistas, también es válido bajo la lógica SLR.

4. Resultados

Los autores evaluaron su enfoque codificando 13 ejemplos de la literatura académica (incluyendo casos clásicos como 2+2W, COH, LB, SB y ejemplos de arquitecturas ARM).

Automatización: Todos los ejemplos se verificaron automáticamente sin intervención manual de pruebas.
Rendimiento: Los tiempos de verificación fueron razonables, promediando entre 49 y 91 segundos por ejemplo en un hardware estándar (Intel Core i5).
Precisión: El sistema fue capaz de distinguir correctamente entre ejecuciones consistentes (permitidas por el modelo de memoria) e inconsistentes (prohibidas). Por ejemplo, en el caso COH, el verificador rechazó automáticamente la ejecución donde se violaba la coherencia de lectura.
Detección de Errores en Protocolos: En variantes de ejemplos donde los protocolos definidos eran incorrectos (ej. faltaba una transición o se escribía un valor erróneo), VerCors-relaxed falló en la verificación, demostrando que el sistema valida tanto el programa como la corrección del protocolo definido.
Escalabilidad: El número de líneas de código para los protocolos crece exponencialmente con el número de estados, lo cual es una limitación actual, pero los ejemplos de tamaño moderado se manejaron bien.

5. Significado e Impacto

Este trabajo es significativo porque:

Puente entre Teoría y Práctica: Transforma lógicas de memoria débil complejas (antes solo para pruebas manuales) en un marco de verificación automatizada y modular.
Modularidad: A diferencia de los métodos de model checking que suelen requerir análisis de todo el sistema, este enfoque permite verificar métodos de forma modular, razonando hilo por hilo.
Nuevas Capacidades en VerCors: Extiende las capacidades de VerCors, una herramienta madura para concurrencia secuencial, al dominio de la memoria débil, abriendo la puerta a la verificación de software de bajo nivel y sistemas concurrentes modernos.
Fundamento para Futuras Extensiones: Establece una base sólida para futuras extensiones que incluyan barreras de liberación/adquisición (release/acquire fences) y otros modelos de memoria más complejos, así como para la generación automática de protocolos.

En resumen, el artículo presenta un avance crucial en la verificación formal de software concurrente, ofreciendo una herramienta práctica para asegurar la corrección de programas que ejecutan en hardware con modelos de memoria relajada.