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From Language to Logic: Bridging LLMs & Formal Representations for RTL Assertion Generation

Este artículo presenta **ProofLoop**, un agente basado en LLM que automatiza la generación de aserciones SystemVerilog (SVA) mediante un enfoque de "solucionador en el bucle" (solver-in-the-loop), utilizando herramientas de EDA y un proceso de refinamiento iterativo para garantizar la precisión sintáctica y funcional.

Autores originales: Nowfel Mashnoor, Hadi Kamali, Kimia Azar

Publicado 2026-04-28

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CC BY 4.0

Autores originales: Nowfel Mashnoor, Hadi Kamali, Kimia Azar

Artículo original bajo licencia CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/). ✨ Esta es una explicación generada por IA del artículo a continuación. No ha sido escrita ni avalada por los autores. Para mayor precisión técnica, consulte el artículo original. Leer descargo de responsabilidad completo

El Problema: El "Traductor" de Hardware que se Equivoca

Imagina que estás construyendo un castillo de LEGO increíblemente complejo, con miles de piezas y mecanismos ocultos. Para asegurarte de que el castillo no se caiga cuando muevas una pieza, necesitas escribir un "Manual de Reglas de Seguridad" (en el mundo real, esto se llama SystemVerilog Assertions o SVA).

Estas reglas dicen cosas como: "Si presionas este botón rojo, la puerta azul debe abrirse en exactamente dos segundos".

El problema es que escribir estas reglas es extremadamente difícil. Es como intentar escribir un contrato legal perfecto para un edificio que todavía se está construyendo. Si te equivocas en un solo nombre de una pieza o en el tiempo de un movimiento, la regla no sirve de nada o, peor aún, te da una falsa sensación de seguridad.

Hasta ahora, la gente intentaba usar Inteligencia Artificial (como ChatGPT) para escribir estas reglas, pero la IA tenía un problema: era como un arquitecto que solo veía fotos del castillo, pero no podía tocar las piezas ni ver los planos internos. La IA inventaba nombres de piezas que no existían o no entendía cómo funcionaba la electricidad dentro de los muros.

La Solución: "ProofLoop" (El Detective con Superpoderes)

Los investigadores de la Universidad de Central Florida crearon ProofLoop. En lugar de ser una IA que solo "adivina" basándose en texto, ProofLoop es como un Detective Ingeniero con un kit de herramientas completo.

ProofLoop no solo lee la descripción del castillo; tiene tres superpoderes:

1. El Escáner de Rayos X (Fase A: Contexto)

En lugar de solo leer un manual, ProofLoop tiene un escáner que le permite ver el interior de cada pieza de LEGO. Si la IA necesita saber si una puerta se abre con un botón o con una palanca, no lo adivina: usa herramientas para "escanear" el diseño real y encontrar la respuesta exacta. Sabe qué cables están conectados a qué piezas y cómo fluye la energía.

2. El Probador de Estrés (Fase B: El Bucle de Verificación)

Imagina que ProofLoop escribe una regla: "La puerta se abre al tocar el botón". Antes de darla por buena, ProofLoop no se queda de brazos cruzados. Envía esa regla a un "Simulador de Desastres" (llamado JasperGold).

Este simulador intenta "romper" la regla. Si el simulador dice: "¡Error! La regla está mal escrita" o "¡Error! La puerta en realidad se abre con un sensor, no con un botón", ProofLoop recibe ese reporte de error.

3. El Aprendiz que no se Rinde (Refinamiento Iterativo)

Aquí es donde ocurre la magia. Cuando el simulador le dice que se equivocó, ProofLoop no se bloquea. Dice: "Ah, entiendo, cometí un error en el nombre de la pieza. Déjame corregirlo". Vuelve a escribir la regla, la vuelve a probar, y la vuelve a probar hasta que la regla es perfecta y el simulador confirma que es imposible que falle. Es como un estudiante que hace un examen, ve sus errores, estudia más y vuelve a tomar el examen hasta sacar un 10.

¿Por qué es esto importante? (Los Resultados)

Los resultados fueron impresionantes:

Casi no comete errores de escritura: El 93.7% de las reglas que escribe son gramaticalmente perfectas.
Es muy inteligente: El 82% de las reglas funcionan exactamente como deberían para proteger el diseño.
No se asusta con lo complejo: Mientras que las IAs normales se pierden cuando el "castillo" es gigante y tiene miles de piezas, ProofLoop se mantiene firme porque sabe usar sus herramientas de escaneo para no perderse.

En resumen...

ProofLoop es como pasar de tener un asistente que solo lee libros, a tener un ingeniero experto que tiene planos, herramientas de medición y un laboratorio de pruebas para asegurarse de que cada regla de seguridad sea infalible. Esto hará que el diseño de chips para nuestros teléfonos y computadoras sea mucho más rápido y, sobre todo, mucho más seguro.

Resumen Técnico: ProofLoop – Generación de Aserciones RTL mediante Agentes ReAct y Verificación Formal

Título original: From Language to Logic: Bridging LLMs & Formal Representations for RTL Assertion Generation

1. El Problema (Contexto y Desafíos)

La verificación basada en aserciones (ABV) es fundamental para el diseño de hardware moderno, utilizando SystemVerilog Assertions (SVA) para expresar la intención del diseño. Sin embargo, la creación manual de SVA es una tarea extremadamente compleja que requiere conocimientos profundos de lógica temporal y semántica de nivel de transferencia de registros (RTL).

Aunque los Modelos de Lenguaje de Gran Escala (LLMs) han mostrado potencial para automatizar esta tarea, los enfoques actuales basados únicamente en prompts (instrucciones directas) presentan tres fallos críticos:

Referencias de señales incorrectas: Los LLMs no conocen la jerarquía real del diseño.
Restricciones de tiempo erróneas: Falta de comprensión de los dominios de reloj y reset.
Falta de garantías formales: Los modelos generan código que puede ser sintácticamente correcto pero funcionalmente erróneo o carente de contexto estructural (como la lógica de un FSM o la fan-in/fan-out de una señal).

2. Metodología: El Framework "ProofLoop"

Los autores proponen ProofLoop, un agente basado en el paradigma ReAct (Reasoning + Acting) que utiliza un enfoque de "Solver-in-the-loop" (solucionador en el bucle), integrando la herramienta de verificación formal Cadence JasperGold. El proceso se divide en tres etapas principales:

A. Indexación AST y Base de Conocimientos: El diseño RTL se analiza mediante un compilador de SystemVerilog para crear un Árbol de Sintaxis Abstracta (AST). Este se descompone en fragmentos semánticos (interfaces de módulos, bloques always, instancias y asignaciones) que se almacenan en una base de datos vectorial para permitir la búsqueda semántica (RAG).
B. Fase A (Recopilación de Contexto): El agente opera en un bucle de Pensamiento $\rightarrow$ Acción $\rightarrow$ Observación. Utiliza dos tipos de herramientas:
- Herramientas de recuperación (RAG): Para buscar fragmentos de código relevantes en la base de datos vectorial.
- Herramientas de análisis estructural: Consultan directamente a JasperGold para extraer metadatos que el texto del RTL no revela fácilmente, como la propagación de señales (fan-in/out) y las propiedades de los flip-flops (reloj/reset).
C. Fase B (Generación y Refinamiento Iterativo): El agente genera la SVA y la envía a JasperGold. Si la herramienta reporta un error de sintaxis, una falsificación (counterexample) o una vacuidad, el agente recibe este feedback técnico y realiza ediciones quirúrgicas en la aserción para corregirla, repitiendo el proceso hasta un máximo de 3 rondas.

3. Contribuciones Clave

Síntesis de contexto agéntica: Un sistema que decide autónomamente qué herramientas de EDA invocar según la especificación.
Refinamiento mediante Solver-in-the-loop: Uso de la retroalimentación de la herramienta formal para reparar errores de forma iterativa.
Escalabilidad: Capacidad para manejar diseños complejos de múltiples módulos mediante la descomposición modular del contexto.

4. Resultados Experimentales

El modelo fue evaluado utilizando el benchmark FVEval (Design2SVA) con el modelo Qwen3.5-35B:

Precisión Sintáctica: Alcanzó un 93.7%, demostrando que el bucle de retroalimentación es altamente efectivo para corregir errores de escritura de código.
Precisión Funcional: Logró un 82.0%, superando significativamente al método de prompting directo (que solo alcanzó un 43.2%).
Escalabilidad con la Complejidad: El estudio demostró que mientras el rendimiento de los LLMs estándar decae a medida que el diseño crece (debido al límite de la ventana de contexto), ProofLoop mantiene una estabilidad notable gracias al uso de RAG y consultas estructurales.
Análisis de Ablación: Se confirmó que la herramienta de análisis estructural y el bucle de verificación son los componentes que más aportan al éxito del sistema.

5. Significado e Impacto

Este trabajo marca un cambio de paradigma: pasar de tratar a los LLMs como simples "generadores de texto" a tratarlos como agentes de ingeniería que interactúan con el ecosistema de herramientas EDA. Al cerrar la brecha entre el lenguaje natural y la lógica formal mediante el uso de metadatos estructurales, ProofLoop reduce la carga de trabajo de los ingenieros de verificación y aumenta la fiabilidad de la automatización en el diseño de chips a gran escala (SoC).