💻 computer science

Triple-Hoisted Baby-Step Giant-Step Linear Transformation over CKKS Homomorphic Encryption and Hardware Accelerator

Este artículo presenta un algoritmo de pasos de bebé y pasos de gigante con triple elevación y un acelerador de hardware FPGA correspondiente optimizado para la memoria que reduce significativamente las rotaciones de texto cifrado, el acceso a memoria fuera del chip y la latencia computacional para transformaciones lineales en el cifrado homomórfico CKKS.

Autores originales: Sajjad Akherati, Xinmiao Zhang

Publicado 2026-05-19

📖 5 min de lectura🧠 Análisis profundo

CC BY 4.0

Autores originales: Sajjad Akherati, Xinmiao Zhang

Artículo original bajo licencia CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/). ✨ Esta es una explicación generada por IA del artículo a continuación. No ha sido escrita ni avalada por los autores. Para mayor precisión técnica, consulte el artículo original. Leer descargo de responsabilidad completo

Imagina que eres un agente secreto intentando resolver un rompecabezas complejo, pero solo se te permite trabajar con las piezas del rompecabezas mientras están encerradas dentro de una caja fuerte pesada e indestructible. No puedes abrir la caja fuerte para ver las piezas, y sin embargo, aún necesitas reorganizarlas para resolver el rompecabezas. Este es el desafío de la Cifrado Homomórfico (HE): realizar cálculos sobre datos que permanecen cifrados durante todo el tiempo.

Este artículo presenta una nueva forma, super eficiente, de resolver un tipo específico de rompecabezas llamado Transformación Lineal (una operación matemática utilizada intensivamente en la Inteligencia Artificial y las redes neuronales) mientras los datos siguen bloqueados en la caja fuerte.

Aquí está el desglose de su solución utilizando analogías simples:

1. El Problema: El "trabajo pesado" de mover datos

En el mundo de los datos cifrados, mover un fragmento de información de un lugar a otro dentro de la caja fuerte es increíblemente costoso. Es como intentar subir un piano de cola por una escalera; requiere mucho tiempo, energía y equipo especial (llamados "claves de rotación").

La Vieja Forma: Para resolver el rompecabezas, los métodos anteriores tenían que subir el piano por las escaleras miles de veces. Esto creaba un atasco masivo, ralentizando todo y requiriendo un enorme almacén (memoria) para guardar todas las claves y los pasos intermedios.
El Cuello de Botella: El mayor retraso no era realmente hacer las matemáticas; era correr constantemente de ida y vuelta al "almacén" (memoria fuera del chip) para agarrar claves y datos. Esto es como un chef que corre a la tienda de comestibles por cada pizca de sal.

2. La Solución: El Sistema de Ascensor "Triple Elevado"

Los autores proponen un nuevo algoritmo llamado Triple-Hoisted Baby-Step Giant-Step (TH-BSGS).

El Concepto "Baby-Step Giant-Step": Imagina que necesitas caminar 100 millas. En lugar de dar 100 pasos diminutos, das 10 "pasos gigantes", y por cada paso gigante das 10 "pasos de bebé". Esto reduce el número total de veces que tienes que detenerte y revisar tu mapa.
La Innovación "Triple Elevado": Las versiones anteriores de este método tenían dos capas de estos pasos. Los autores se dieron cuenta de que podían dividir los "pasos de bebé" aún más en una tercera capa.
- La Analogía: Piensa en "elevar" como usar una grúa para levantar cajas pesadas. En el método antiguo, tenías que detenerte y reorganizar las cajas cada vez que levantabas una capa. El nuevo método "Triple Elevado" establece un sistema donde puedes levantar tres capas de cajas a la vez sin detenerte para reorganizarlas. Haces el trabajo pesado una vez, y las matemáticas fluyen suavemente.
- El Resultado: Esto reduce drásticamente el número de veces que tienes que "mover el piano" (realizar rotaciones de texto cifrado).

3. El Hardware: Una "Línea de Ensamblaje" Personalizada

Incluso con un mejor algoritmo, el hardware debe construirse para coincidir. Los autores diseñaron un acelerador FPGA personalizado (un chip de computadora especializado).

El Truco del "Circuito de Permutación": Una parte importante del proceso implica barajar datos (como reorganizar cartas en una baraja). Por lo general, esto requiere mucho espacio de almacenamiento temporal (memorias intermedias) y lleva mucho tiempo.
- La Innovación: Los autores descubrieron un patrón específico en cómo se barajan los datos. En lugar de usar una máquina de barajar genérica y desordenada, construyeron una cinta transportadora personalizada que sigue exactamente ese patrón.
- El Beneficio: Esta cinta personalizada es dos veces más rápida y requiere la mitad del espacio que los diseños anteriores porque no necesita detenerse y almacenar datos en búferes temporales.

4. La Optimización de Memoria: La Cocina "Just-in-Time"

El artículo también rediseñó la ruta de datos para minimizar los viajes a la "tienda de comestibles" (memoria fuera del chip).

La Estrategia: Dividieron el cálculo en seis fases distintas. En cada fase, cargan exactamente lo que se necesita, realizan todo el trabajo con esos datos mientras están sobre la encimera (memoria dentro del chip), y solo entonces pasan a la siguiente fase.
El Resultado: Esto evita que el sistema esté obteniendo datos constantemente. En comparación con los mejores diseños anteriores, este enfoque redujo la cantidad de datos obtenidos del almacén externo en 2.9 a 4.2 veces.

La Conclusión

Los autores probaron su nuevo sistema en un chip de gama alta (Xilinx Virtex UltraScale+). En comparación con los mejores aceleradores de hardware existentes para esta tarea:

Velocidad: Hicieron el cálculo 5.8 veces más rápido (en términos de tiempo de computación puro).
Eficiencia: Redujeron la necesidad de obtener datos de la memoria externa en 2.9 veces.
Costo: Lograron esto sin necesitar significativamente más recursos de hardware (chips y memoria) que los mejores diseños anteriores.

En resumen, encontraron una forma más inteligente de organizar el trabajo y construyeron una herramienta especializada para hacerlo, transformando un proceso lento y atascado en una operación optimizada y de alta velocidad.

Resumen Técnico: Transformación Lineal de Bebé-Paso Gigante-Paso Triple-Hoisted sobre Criptografía Homomórfica CKKS y Acelerador de Hardware

Enunciado del Problema
La Criptografía Homomórfica (HE), particularmente el esquema CKKS, permite cálculos que preservan la privacidad sobre datos cifrados, lo cual es crítico para aplicaciones como el diagnóstico médico, el análisis financiero y la secuenciación de genomas. Una operación fundamental en las redes neuronales y los transformadores basados en HE es la Transformación Lineal (HE-LT). Si bien el método diagonal permite la HE-LT al empaquetar las diagonales de la matriz en polinomios, requiere un número prohibitivo de rotaciones de textos cifrados para matrices de alta dimensión. Estas rotaciones implican operaciones complejas de automorfismo y cambio de clave, lo que genera una sobrecarga computacional significativa y un acceso masivo a memoria fuera del chip. Los aceleradores de hardware existentes, incluso aquellos que utilizan la descomposición Bebé-Paso Gigante-Paso (BSGS) y técnicas de doble hoisting, siguen sufriendo de latencia sustancial y cuellos de botella en el ancho de banda de la memoria, requiriendo a menudo cientos de gigabytes de transferencia de datos fuera del chip para conjuntos de parámetros típicos.

Metodología
El artículo propone una solución integral que aborda tanto la complejidad algorítmica como el flujo de datos del hardware:

Algoritmo BSGS Triple-Hoisted (TH-BSGS):
Los autores extienden el algoritmo BSGS de doble hoisting existente descomponiendo aún más el "bebé paso" en dos capas, creando una estructura de tres capas ( $n = n'_1 n'_2 n'_3$ ).
- Triple Hoisting: La técnica se aplica a través de las tres capas de rotaciones. Al reordenar los cálculos y aplicar automorfismos inversos a las claves de cambio, el algoritmo asegura que la operación Decompose (un paso costoso de cambio de clave) se realice solo una vez para todas las rotaciones internas en una capa.
- ModDown Diferido: Similar a los métodos de hoisting anteriores, las operaciones ModDown se diferían y combinan. En el diseño propuesto, ModDown se aplica solo a las sumas acumuladas en lugar de a los productos intermedios, reduciendo significativamente el número de operaciones modulares requeridas.
- Flexibilidad de Compensación: Mediante el ajuste de los factores de descomposición $n'_1, n'_2, n'_3$ , el algoritmo permite compensaciones flexibles entre el número de claves de cambio requeridas (memoria) y la complejidad computacional.
Ruta de Datos Optimizada para Memoria:
Para abordar la latencia causada por el acceso a la memoria fuera del chip, el algoritmo TH-BSGS se divide en seis fases distintas.
- Particionamiento de Fases: El algoritmo se reestructura para que los datos se lean desde la memoria fuera del chip, se procesen con resultados intermedios almacenados y reutilizados dentro del chip, y se escriban de nuevo solo al final de cada fase.
- Reutilización de Datos: El diseño maximiza la reutilización de memoria dentro del chip mediante una programación cuidadosa de la carga de claves de cambio y miembros de polinomios. Por ejemplo, en las capas intermedias, las claves de cambio se cargan en la memoria dentro del chip y se reutilizan a través de múltiples iteraciones para minimizar el tráfico.
- Ajuste de Paralelismo: Se introducen seis parámetros de paralelismo ( $m_1$ a $m_6$ ) para equilibrar el procesamiento de claves de cambio, miembros de polinomios y textos cifrados, asegurando que el diseño se ajuste dentro de las restricciones de la memoria dentro del chip de FPGA (por ejemplo, 43 MB en Xilinx U280).
Arquitectura del Acelerador de Hardware:
Se diseñó un acelerador basado en FPGA eficiente para implementar el algoritmo propuesto.
- Circuito de Permutación Optimizado: Se introduce un circuito de permutación novedoso para implementar el automorfismo $\phi_r$ . Al explotar las propiedades específicas del automorfismo en el dominio NTT y el orden de almacenamiento invertido por bits de los coeficientes, el diseño reduce el número de multiplexores a la mitad en comparación con la tecnología anterior y elimina la necesidad de búferes de memoria de área de trabajo. Esto reduce a la mitad la latencia de la operación de permutación.
- Componentes Modulares: La arquitectura incluye una matriz de Elementos de Procesamiento (PE) que soporta NTT, INTT y operaciones coeficiente a coeficiente; una matriz de Sumador en Árbol (TA) para sumas; y una matriz de Circuito de Permutación (PC).

Contribuciones Clave

Innovación Algorítmica: La propuesta del algoritmo BSGS Triple-Hoisted, que descompone el bebé paso aún más para reducir el número de rotaciones de textos cifrados y operaciones Decompose en comparación con el enfoque de doble hoisting.
Optimización de la Ruta de Datos: Una estrategia de optimización de memoria basada en fases que reduce drásticamente el tráfico de memoria fuera del chip al maximizar la reutilización de datos dentro del chip, específicamente adaptada a los cálculos reordenados del algoritmo TH-BSGS.
Eficiencia de Hardware: El desarrollo de un acelerador de hardware con un circuito de permutación simplificado que reduce la latencia de automorfismo en un 50% y elimina el almacenamiento en búfer de memoria adicional.

Resultados Experimentales
El diseño se sintetizó en dispositivos Xilinx Virtex UltraScale+ (U280) y se evaluó frente a aceleradores de hardware de última generación (incluyendo FAME, CHAM y diseños de [25]) bajo tres conjuntos de parámetros HE diferentes (Conjunto-A, Conjunto-B, Conjunto-C) que soportan seguridad de 128 bits.

Acceso a Memoria Fuera del Chip: El diseño propuesto reduce el acceso a memoria fuera del chip en 2.9× a 4.2× en comparación con el mejor diseño anterior (FAME) bajo los mismos ajustes de parámetros. En comparación con el método diagonal, las mejoras alcanzan hasta 10.6× en la reducción del acceso a memoria.
Latencia Computacional: El acelerador propuesto logra una reducción de 2.9× a 10.6× en la latencia computacional en comparación con los aceleradores de hardware anteriores.
Utilización de Recursos: El diseño mantiene los requisitos de recursos de hardware (LUTs, FFs, DSPs, BRAMs) comparables o ligeramente mejores que las soluciones existentes, a pesar de las ganancias significativas de rendimiento.
Comparación Algorítmica: Si bien el algoritmo TH-BSGS reduce el requisito de memoria para las claves de cambio en aproximadamente 3.65× en comparación con el algoritmo BSGS de doble hoisting (DH-BSGS), la complejidad computacional general permanece similar a la de DH-BSGS y BSGS, ya que las multiplicaciones de polinomios dominan la complejidad total.

Importancia
El artículo afirma que el algoritmo TH-BSGS propuesto y su acelerador de hardware asociado representan un avance significativo en la eficiencia de la HE-LT. Al abordar simultáneamente la sobrecarga algorítmica del cambio de clave y el cuello de botella de hardware del acceso a memoria fuera del chip, el diseño permite transformaciones lineales que preservan la privacidad más rápidas y escalables. La reducción en el tráfico de memoria fuera del chip es particularmente crítica, ya que las transferencias de datos constituyen la mayoría de la latencia en las operaciones de HE-LT. El trabajo demuestra que una mayor descomposición del bebé paso, combinada con una optimización rigurosa de la ruta de datos y hardware especializado, puede producir mejoras sustanciales en el rendimiento sin aumentar los costos de recursos de hardware. Se señala que el trabajo futuro se centrará en optimizar aún más las transformaciones lineales para aplicaciones específicas.

1. El Problema: El "trabajo pesado" de mover datos

2. La Solución: El Sistema de Ascensor "Triple Elevado"

3. El Hardware: Una "Línea de Ensamblaje" Personalizada

4. La Optimización de Memoria: La Cocina "Just-in-Time"

La Conclusión

Más como este