E-ReCON: An Energy- and Resource-Efficient Precision-Configurable Sparse nvCIM Macro for Conventional and Spiking Neural Edge Inference

Resumen Técnico de E-ReCON: Un Macro nvCIM Escasamente Configurables de Precisión Eficiente en Energía y Recursos

Planteamiento del Problema
El despliegue de cargas de trabajo de Inteligencia Artificial (IA), particularmente Redes Neuronales Convolucionales (CNN) y Redes Neuronales de Spikes (SNN), en dispositivos de borde con recursos limitados se ve obstaculizado por la "pared de memoria" inherente a las arquitecturas Von-Neumann convencionales. El movimiento frecuente de datos entre la memoria y las unidades de procesamiento resulta en una latencia y una sobrecarga energética significativas. Si bien las arquitecturas de Computación en Memoria (CIM) ofrecen una solución al realizar el cómputo dentro del arreglo de memoria, los diseños CIM existentes basados en ReRAM enfrentan desafíos específicos:

1. Limitaciones Analógicas: Los enfoques CIM analógicos tradicionales sufren de bajas relaciones señal-ruido (SNR), sensibilidad a las variaciones de proceso-voltaje-temperatura (PVT) y el alto costo de área/potencia de los Convertidores Analógico-Digital (ADC).
2. Sobrecarga Digital: Las arquitecturas CIM digitales a menudo dependen de circuitos periféricos complejos o ajuste iterativo. Además, la lógica de acumulación (árboles de sumadores) en CIM digital a menudo incurre en altos conteos de transistores y consumo de energía, particularmente al usar Sumadores de Arrastre Convencionales (RCA).
3. Compatibilidad con SNN: Existe la necesidad de arquitecturas que puedan manejar eficientemente tanto cargas de trabajo CNN convencionales como cargas de trabajo SNN impulsadas por eventos sin requerir hardware distinto o circuitos de conversión.

Metodología y Arquitectura
Los autores proponen E-ReCON, un macro de computación en memoria digital (DCIM) de 16 Kb implementado en tecnología CMOS de 65 nm a 1.2 V. La arquitectura se basa en tres innovaciones centrales:

1. Celda de Bit ReRAM 3T1R:

   • El macro utiliza una celda de bit ReRAM compacta de 3 transistores y 1 resistor (3T1R) que ocupa solo 0.85 µm².
   • Emplea un esquema de multiplicación basado en AND resistivo donde el peso almacenado (Estado de Alta Resistencia '0' o Estado de Baja Resistencia '1') interactúa con las activaciones de entrada a través de lógica de transistores local.
   • Este diseño elimina la necesidad de ADCs y DACs, habilitando un cómputo totalmente digital y determinista. La celda de bit soporta tanto la inferencia CNN como la multiplicación peso-spike de SNN usando la misma operación basada en AND, aprovechando la naturaleza binaria de las activaciones de spikes.

2. Árbol de Sumadores Entrelazado 10T/28T:

   • Para abordar la sobrecarga de acumulación, los autores introducen una nueva estructura de árbol de sumadores entrelazado.
   • Este árbol alterna entre sumadores completos compactos de 10 transistores (10T) y sumadores completos convencionales de 28 transistores (28T).
   • Los sumadores 10T reducen el área y la potencia pero introducen degradación de voltaje debido a la lógica de transistores de paso. Al entrelazarlos con sumadores 28T, el diseño restaura la integridad de la señal en cada etapa, previniendo la propagación de errores mientras reduce significativamente el conteo total de transistores en comparación con un diseño RCA puro de 28T.

3. Organización y Mapeo del Macro:

   • El macro de 16 Kb se organiza en 64 bancos independientes, cada uno con 64 filas y 4 columnas, soportando una precisión de peso de 4 bits por banco.
   • Soporta procesamiento de entrada en serie de bits (1 a 8 bits), permitiendo un mapeo flexible de capas convolucionales y totalmente conectadas.
   • La circuitaría periférica maneja la activación ReLU, el agrupamiento (pooling) y la normalización por lotes, mientras que la eliminación de bloques ADC/DAC mejora significativamente el rendimiento.

Contribuciones Clave

• ReRAM-CIM Totalmente Digital: Una arquitectura determinista que elimina el ajuste iterativo y los requisitos de ADC/DAC, asegurando una operación de baja latencia.
• Celda de Bit de Doble Propósito: La celda de tipo AND 3T1R soporta tanto cargas de trabajo CNN como SNN, habilitando una acumulación eficiente en el dominio de los spikes con baja actividad de conmutación.
• Acumulación Eficiente en Área: El árbol de sumadores entrelazado 10T/28T reduce el conteo de transistores en un 37% y el consumo de energía en un 28% en comparación con diseños convencionales basados en RCA de 28T.
• Robustez: El diseño mantiene una funcionalidad digital confiable en todas las esquinas PVT (-40°C a 125°C) y bajo una variabilidad de ReRAM de ±20% (HRS/LRS) sin circuitos de corrección de errores adicionales.

Resultados Experimentales
El macro propuesto fue evaluado utilizando simulaciones CMOS de 65 nm y mapeado a varios modelos de redes neuronales:

• Métricas de Rendimiento:

  • Latencia: Latencia mínima de 0.48 ns.
  • Rendimiento (Throughput): 2.31 a 3.1 TOPS.
  • Eficiencia Energética: Hasta 419 TOPS/W (con 30% de dispersión).
  • Comparación: El diseño mejora la latencia y la eficiencia energética en casi un 30–40% en comparación con diseños CIM-ReRAM basados en ADC de última generación anteriores.

• Precisión de Inferencia (CNNs):

  • LeNet-5 (MNIST/A-Z): 97.81% de precisión.
  • AlexNet (CIFAR-10): 93.23% de precisión.
  • CNN-8 (SVHN): 96.51% de precisión.
  • Poda: Una poda del 40% de parámetros preservó casi el 99.8% de la precisión original mientras reducía las operaciones MAC en un 27% y los ciclos de cómputo en un 33%.

• Precisión de Inferencia (SNNs):

  • La configuración 2A2W (activación de 2 bits, peso de 2 bits) logró una precisión cercana a la línea base FP32 en VGG-8, VGG-16 y ResNet-18 en los conjuntos de datos CIFAR-10, CIFAR-100 e ImageNet-1K.
  • La inferencia impulsada por eventos redujo los accesos a memoria y la actividad del acumulador, mejorando aún más la eficiencia energética.

Significado y Afirmaciones
El artículo afirma que E-ReCON proporciona una plataforma CIM no volátil escalable, de baja latencia y eficiente en energía, adecuada para IA de borde de próxima generación, IoT, sensores biomédicos y aplicaciones neuromórficas. Al integrar una celda de bit 3T1R compacta con un árbol de sumadores entrelazado optimizado, la arquitectura equilibra exitosamente una alta densidad computacional con una operación robusta bajo variabilidad. La capacidad de soportar tanto redes neuronales convencionales como de spikes en un único macro digital sin ADC posiciona a E-ReCON como una solución viable para dispositivos de borde alimentados por baterías que requieren alta eficiencia y flexibilidad.