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OpenURMA: A Clean-Room Open Implementation of the Unified Bus Protocol

Este artículo presenta OpenURMA, la primera implementación de código abierto en sala limpia del protocolo Unified Bus de Huawei, que demuestra mediante simulaciones RTL, SystemC y gem5 que desacoplar el estado por aplicación del estado de transporte reduce la latencia de recuperación remota de 64 bytes en 4,37 veces y aumenta el rendimiento en 2,80 veces en comparación con las líneas base tradicionales de RoCEv2.

Autores originales: Bojie Li

Publicado 2026-05-28

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CC BY 4.0

Autores originales: Bojie Li

Artículo original bajo licencia CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/). ✨ Esta es una explicación generada por IA del artículo a continuación. No ha sido escrita ni avalada por los autores. Para mayor precisión técnica, consulte el artículo original. Leer descargo de responsabilidad completo

El Gran Problema: El Cuello de Botella del "Periférico"

Imagina un centro de datos moderno como un edificio de oficinas masivo donde miles de empleados (aplicaciones) necesitan comunicarse entre sí instantáneamente.

Actualmente, la forma estándar en que se comunican es así:

El Problema del Periférico: La tarjeta de red (NIC) se trata como un dispositivo periférico, similar a una impresora o un ratón conectados a una computadora. Se encuentra "fuera" del cerebro principal (la CPU).
El Sistema de Colas: Para enviar un mensaje, un empleado debe escribir una nota (una "Solicitud de Trabajo"), llevarla al buzón de la tarjeta de red (el "Timbre") y esperar. La tarjeta de red luego la recoge, la procesa y escribe una nota de "Listo" de vuelta al buzón.
El Embotellamiento: Como la tarjeta de red está "fuera", cada nota individual debe cruzar una autopista transitada (el bus PCIe) cuatro veces solo para ser enviada y confirmada.
La Crisis de Memoria: La tarjeta de red debe mantener una carpeta de archivos personal para cada par de empleados que hablan entre sí. Si tienes 1.000 empleados hablando con otros 1.000, la tarjeta necesita 1 millón de carpetas. Se queda sin espacio en el escritorio (memoria en el chip) y tiene que empezar a correr al archivador en el sótano (RAM del host) para buscar archivos. Esto ralentiza todo hasta un punto crítico.

El Resultado: Aunque los cables de internet (el "cable") son increíblemente rápidos, todo el sistema queda atrapado en el tráfico debido a cómo está conectada y organizada la tarjeta de red.

La Solución: El Bus Unificado (UB) de Huawei

Huawei propuso un nuevo diseño llamado Bus Unificado (UB) (en su chip Ascend 950) para solucionar esto. No solo parchearon el sistema antiguo; cambiaron las reglas del juego.

1. Mover la Oficina Dentro del Edificio
En lugar de que la tarjeta de red sea un periférico fuera del edificio, UB coloca el controlador de red dentro del edificio en el pasillo principal (el bus en el chip).

Analogía: En lugar de salir al vestíbulo para enviar una carta, ahora puedes simplemente entregársela a un colega que está justo al lado de tu escritorio. No necesitas cruzar la autopista cuatro veces; solo das un paso.

2. Dividir el Sistema de Archivos
El sistema antiguo mantenía una carpeta gigante para cada par de personas que hablaban. UB divide esto:

Jetty: Una pequeña tarjeta para el lado de tu conversación.
Canal TP: Una tarjeta compartida para el lado de la otra persona.
Analogía: En lugar de necesitar una carpeta única para cada par de personas (lo cual explota en tamaño), solo necesitas una tarjeta para ti y una tarjeta compartida para la persona con la que estás hablando. El número total de carpetas crece lentamente (aditivamente) en lugar de explotar (multiplicativamente). Esto evita que el espacio del escritorio de la tarjeta de red se desborde.

3. El Atajo "Carga/Almacenamiento" (Load/Store)
Como el controlador ahora está dentro del edificio, la CPU puede comunicarse con él directamente usando instrucciones estándar (como LOAD o STORE), igual que leer una variable en un programa.

Analogía: No necesitas llenar un formulario, caminar hasta el buzón y esperar un recibo. Solo tomas los datos que necesitas instantáneamente.

4. Reglas Opcionales (Ordenamiento por Adhesión)
El sistema antiguo imponía reglas estrictas: "Debes recibir los mensajes en el orden exacto en que fueron enviados, sin importar qué". Esto es lento e innecesario para muchas tareas.

Analogía: UB dice: "Podemos entregar mensajes lo más rápido posible. Si realmente necesitas que estén en orden, solo levanta la mano y nos ralentizaremos para ordenarlos. Si no te importa, simplemente los depositaremos en tu bandeja de entrada a medida que lleguen". Esto ahorra tiempo a todos los que no necesitan un orden estricto.

Lo Que Hizo OpenURMA

El chip de Huawei existe, pero es una "caja negra". Nadie puede ver cómo funciona por dentro, medirlo o construir sobre él.

OpenURMA es la primera implementación de código abierto, de sala limpia de este nuevo sistema.

"Sala limpia" significa que lo construyeron desde cero utilizando únicamente el manual de reglas público (la especificación), sin mirar el código secreto de Huawei.
Construyeron tres versiones para probarlo:
1. RTL: El plano real para chips de hardware (probado en una placa FPGA).
2. SystemC: Una simulación informática superdetallada de la red.
3. gem5: Una simulación informática completa ejecutando un sistema operativo real.

Compararon su nuevo sistema (OpenURMA) contra el estándar antiguo (RoCEv2) utilizando exactamente las mismas herramientas para asegurar una competencia justa.

Los Resultados: ¿Cuánto Más Rápido?

El artículo afirma mejoras masivas, específicamente para operaciones pequeñas y rápidas (como recuperar un pequeño fragmento de datos):

Velocidad: El nuevo sistema es 4,37 veces más rápido (aproximadamente 500 nanosegundos) que el sistema antiguo (aproximadamente 2.186 nanosegundos) para una recuperación de datos estándar.
Rendimiento: Puede manejar 2,8 veces más datos por segundo.
Eficiencia: Utiliza muy poco espacio en el chip (solo alrededor del 14% del espacio disponible en una placa de prueba).
Escalabilidad: A medida que agregas más usuarios (de 1 a 1.024), el sistema antiguo se ralentiza drásticamente porque se queda sin espacio en el escritorio. El nuevo sistema se mantiene rápido y constante porque su sistema de archivos es eficiente.

Por Qué Esto Importa (Según el Artículo)

El artículo argumenta que la forma actual en que conectamos las computadoras en los centros de datos (tratando a la tarjeta de red como un periférico) está fundamentalmente rota para las cargas de trabajo modernas de IA y big data.

La Alternativa "Coherente": Hay otras tecnologías (como CXL o NVLink) que intentan hacer que la memoria parezca "compartida" y "coherente". Sin embargo, el artículo argumenta que estas tecnologías se desmoronan cuando intentas escalarlas a grandes clústeres (muchos racks de servidores) porque requieren demasiado seguimiento de estado y no pueden manejar bien los errores de red.
La Ventaja del UB: UB acepta que la red no es perfecta y no intenta forzar una "coherencia perfecta" en todo el edificio. En su lugar, proporciona a la aplicación las herramientas para gestionar el orden solo cuando es necesario, permitiéndole escalar a miles de servidores sin el colapso de rendimiento visto en otros sistemas.

Resumen

Piensa en el sistema antiguo como una oficina de correos donde tienes que caminar hasta el mostrador, llenar un formulario, hacer cola y obtener un recibo por cada carta individual.
Piensa en el nuevo sistema OpenURMA como un mensajero privado que se sienta justo al lado de ti, sabe exactamente con quién estás hablando y puede entregarte una carta en la mano instantáneamente sin ningún papeleo, a menos que pidas específicamente un recibo.

El artículo demuestra que esta nueva forma de organizar la red no es solo una teoría, sino un diseño abierto y funcional que es significativamente más rápido y escalable que lo que usamos hoy.

Resumen Técnico: OpenURMA

Enunciado del Problema
La RDMA (Acceso Directo a Memoria Remota) moderna en centros de datos está estructuralmente limitada por la abstracción de "NIC periférica" heredada de InfiniBand y RoCE. En este modelo, la Tarjeta de Interfaz de Red (NIC) reside detrás del bus PCIe, y la comunicación sigue un modelo de programación de Pares de Colas (QP). Este diseño impone dos costos críticos que se han vuelto insostenibles para las cargas de trabajo de entrenamiento de IA caracterizadas por grandes fanouts (miles de GPUs) y tamaños de mensajes pequeños (gradientes de 64 bytes):

Explosión de Estado: Un QP fusiona la identidad de la aplicación con la fiabilidad del transporte, requiriendo estado por conexión para cada par (aplicación local, punto final remoto). A una escala de 1024x1024, esto requiere ~537 MB de estado, excediendo la SRAM en chip y forzando a las operaciones a pagar un viaje de ida y vuelta por PCIe para recuperar el contexto.
Latencia de Travesía PCIe: Debido a que la NIC es un periférico, cada operación cruza el límite PCIe cuatro veces (MMIO de timbre, recuperación DMA de WQE, escritura DMA de CQE y fallo de sondeo de CPU). En una operación de 64 bytes, estas travesías consumen ~1.5 µs de un viaje de ida y vuelta de ~2 µs, inflando la latencia en un orden de magnitud más allá de la velocidad de la línea.

Trabajos anteriores (parches de software como FaSST, optimizaciones de hardware como SRNIC o sustratos programables) han abordado los síntomas pero han dejado intacta la abstracción fundamental.

Metodología
El artículo presenta OpenURMA, la primera implementación de código abierto de sala limpia de la especificación Unified Bus (UB) de Huawei (2025), que reemplaza la abstracción de NIC periférica. UB desacopla el estado del punto final por aplicación del estado de transporte por host, mueve el controlador al bus en chip y expone el ordenamiento como una característica optativa.

La implementación se realiza utilizando la herramienta OpenClickNP, que reduce una única descripción fuente a tres niveles de modelado para una comparación rigurosa y equivalente contra una línea base OpenRoCE (RoCEv2 RC) coincidente:

RTL sintetizable: Implementado en un FPGA Alveo U50, cerrando a 322 MHz.
Simulación a nivel de ciclo: Un simulador SystemC de dos nodos que modela ambos puntos finales, el cable y las jerarquías de memoria.
Andamio de sistema completo: Un entorno gem5 ejecutando binarios ARM reales y un controlador de Linux contra la NIC SystemC.

La metodología de evaluación cuenta explícitamente con costos bidireccionales, incluidas las transferencias NIC-DRAM en el lado del objetivo y las travesías PCIe, evitando las mediciones de latencia de "solo envío" comunes en la literatura anterior.

Movimientos Arquitectónicos Clave
OpenURMA implementa cuatro movimientos arquitectónicos definidos en la especificación UB:

División de Capas (Estado Acotado): Separa la capa de transacción (por aplicación Jetty) de la capa de transporte (por host Canal TP). El estado escala aditivamente como $O(N+M)$ en lugar de multiplicativamente como $O(N \cdot M)$ .
Controlador en Chip: Con el estado acotado a ~110 KB (que cabe en la SRAM en chip), el controlador reside en el bus en chip de la CPU, eliminando el límite PCIe.
Ruta de Carga/Almacenamiento: La CPU puede acceder a memoria remota mediante instrucciones nativas ld/st directamente al controlador, evitando colas de trabajo, timbres y DMA.
Ordenamiento Optativo: El ordenamiento se expone como cuatro ejes ortogonales (modo de servicio, orden de ejecución, barrera, orden de finalización) a los que las aplicaciones se adhieren optativamente. La lógica de bloqueo reutiliza contadores existentes, añadiendo cero ciclos de pipeline para operaciones no ordenadas.

Resultados Clave
En la recuperación remota canónica de 64 bytes (LOAD en UB vs. READ en RoCEv2):

Latencia: La ruta de carga/almacenamiento de UB logra una latencia de extremo a extremo de ~500 ns, una reducción de 4.37× en comparación con la línea base DMA RoCE coincidente (2186 ns). Incluso en verbos que requieren la ruta de cola de trabajo, UB es ~2.2× más rápido debido a la eliminación de las travesías PCIe.
Rendimiento: UB mantiene un 2.80× mayor rendimiento de solicitudes de trabajo que OpenRoCE.
Escalado de Estado: En 1024x1024 puntos finales, OpenURMA utiliza 110.6 KB de estado frente a 536.9 MB para RoCE, una reducción de 4,855×. Esto evita el "acantilado de latencia" donde el rendimiento de RoCE se degrada bruscamente una vez que los conteos de conexión superan ~23 (punto de desbordamiento de SRAM).
Costo de Ordenamiento: El ordenamiento optativo es "casi gratuito"; las operaciones que evitan el bloqueo incurren en cero ciclos de pipeline.
Fiabilidad y Congestión: OpenURMA implementa reconocimiento selectivo (SACK) y un controlador de congestión C-AQM, mostrando un buen rendimiento superior y latencia de cola bajo pérdida en comparación con Go-Back-N y DCQCN.
Escalado vs. Tejidos Coherentes: El artículo argumenta que los tejidos coherentes (CXL, NVLink) no pueden escalar a nivel de rack debido al crecimiento del estado del directorio ( $O(N)$ ) y los costos de difusión de invalidación. El enfoque no coherente y optativo de UB evita estos acantilados, manteniendo una latencia plana a medida que aumenta el tamaño del clúster.

Significado y Afirmaciones
El artículo afirma que OpenURMA proporciona la primera validación empírica de las promesas arquitectónicas del protocolo Unified Bus sin depender de silicio cerrado. El significado radica en demostrar que los tres compromisos arquitectónicos —estado acotado, controlador en el bus y ordenamiento optativo— son mutuamente soportantes:

El estado acotado es necesario para mantener el controlador en chip.
El controlador en chip es necesario para habilitar la ruta de carga/almacenamiento.
La división de capas es necesaria para hacer que el ordenamiento optativo sea gratuito.

Los autores concluyen que OpenURMA reemplaza la abstracción de NIC periférica con un modelo punto a punto que escala a cargas de trabajo de entrenamiento de IA, ofreciendo un camino hacia el acceso a memoria remota submicrosegundo que es estructuralmente imposible bajo el paradigma actual PCIe/QP. La implementación se libera como RTL de código abierto y arneses de simulación para habilitar más investigación y prototipado.