Nearest-neighbour gates are all you need: High-rate quantum low-density parity-check codes on a planar grid

Resumen Técnico: Las puertas de vecinos más cercanos son todo lo que se necesita: Códigos de paridad de baja densidad cuántica de alta tasa en una rejilla planar

Planteamiento del problema
La corrección de errores cuánticos (QEC) es esencial para la computación cuántica tolerante a fallos, pero las limitaciones actuales del hardware suponen un desafío significativo. El código de superficie es el principal candidato para los procesadores superconductores debido a su compatía con la conectividad estrictamente planar de vecinos más cercanos (NN). Sin embargo, sufre de una baja tasa de codificación, requiriendo $O(d^2)$ cúbits físicos para codificar un único cúbit lógico de distancia $d$. Por el contrario, los códigos de paridad de baja densidad cuántica (qLDPC) de alto rendimiento ofrecen tasas de codificación superiores y reducciones de sobrecarga en tamaño finito, pero suelen requerir interacciones de datos de comprobación no locales. La implementación de estas interacciones no locales exige habitualmente el transporte de cúbits (shuttling) o conectividad reconfigurable (por ejemplo, arquitecturas flip-chip), lo que introduce una complejidad de fabricación sustancial y es difícil de realizar en arquitecturas superconductoras 2D estándar. La cuestión central abordada es si las ventajas de tamaño finito de los códigos qLDPC pueden preservarse dentro de las estrictas restricciones geométricas y de conectividad de una rejilla NN planar sin depender de acopladores de largo alcance.

Metodología
Los autores introducen los códigos de teselas direccionales (directional tile codes), una familia de memorias qLDPC planas diseñadas específicamente para hardware de rejilla cuadrada. La construcción se basa en tres mecanismos centrales:

1. Palabras Direccionales y Teselación: Los códigos se definen mediante "palabras direccionales" (cadenas ordenadas de pasos en la red, por ejemplo, N2ESEN2). Estas palabras definen el soporte de los estabilizadores CSS (comprobaciones $X$ y $Z$) como cadenas conectadas en redes primales y duales. Los códigos se construyen teselando pares de estas "teselas direccionales" en un parche plano finito con bordes abiertos, en lugar de periódicos.
2. Conectividad Dinámica mediante Caminatas iSWAP: En lugar de acoplamientos estáticos de largo alcance, la extracción de la sindromía se implementa utilizando únicamente puertas de vecinos más cercanos. La innovación clave es utilizar el carácter de intercambio de la puerta iSWAP (específicamente la operación $CXSWAP$) como un primitivo de enrutamiento espacio-temporal. Durante la extracción de la sindromía, los cúbits de comprobación realizan una "caminata" a lo largo del camino definido por la palabra direccional. A medida que un cúbit de comprobación se mueve, interactúa con los cúbits de datos mediante puertas $CX$ para acumular la paridad, y con los cúbits de enrutamiento mediante puertas $SWAP$ para mantener la conectividad de vecinos más cercanos.
3. Mitigación de Fugas y Reinicio: La naturaleza dinámica del circuito permite que los roles de los cúbits de datos y de comprobación se intercambien en cada ronda de extracción de sindromía. Este mecanismo reinicia naturalmente los cúbits cada dos rondas, eliminando eficazmente la población de los estados excitados superiores (fuga o leakage), un cuello de botella crítico en el hardware superconductor.

La profundidad del circuito de extracción de sindromía es $w+2$ (donde $w$ es el peso de la palabra direccional), independiente del tamaño del código. Se insertan cúbits de enrutamiento solo donde es necesario para cerrar las brechas en la caminata, y se demuestra que su sobrecarga escala linealmente con la distancia del código ($O(d)$).

Contribuciones Clave

• Construcción qLDPC Planar: El artículo presenta la primera construcción de códigos qLDDC de alta tasa que operan enteramente en una rejilla planar de bordes abiertos utilizando únicamente puertas de vecinos más cercanos, eliminando la necesidad de transporte de cúbits o integración 3D.
• Medición de Estabilizadores Dinámicos: Demuestra que la conectividad de comprobación-datos puede generarse dinámicamente en el espacio-tiempo mediante caminatas basadas en iSWAP, reemplazando la necesidad de un grafo de hardware no local estático.
• Profundidad de Circuito Óptima: Los circuitos de extracción de sindromía alcanzan una profundidad constante óptima independiente del tamaño del código, lo que supone una mejora significativa respecto a intentos previos de mapear códigos no locales a hardware local.
• Diseño Consciente de Fugas: La arquitectura soporta intrínsecamente la eliminación de fugas mediante el intercambio periódico de los roles de los cúbits de datos y de comprobación, alineándose con las estrategias experimentales recientes de mitigación de fugas.

Resultados
Los autores proporcionan tanto parámetros teóricos como resultados de simulación a nivel de circuito:

• Eficiencia del Código: El artículo identifica instancias compactas de tamaño finito, como un código $[[323, 14, 15]]$. La relación de eficiencia del código ($kd^2/n$) para estas instancias es casi un orden de magnitud mayor que la de los parches de código de superficie rotados de la misma distancia.
• Rendimiento a Nivel de Circuito: Las simulaciones a una tasa de error físico de $p=0.001$ muestran que los códigos de tesela direccional superan significativamente a los códigos de superficie rotados cuando se compilan en circuitos NN.
  • Con una huella de aproximadamente 30 cúbits de circuito por cúbit lógico, los mejores diseños de códigos de tesela direccional reducen la tasa de error lógico por ronda y por cúbit lógico en hasta un factor de 1000 (tres órdenes de magnitud) en comparación con las memorias de código de superficie rotado que almacenan el mismo número de cúbits lógicos.
• Sobrecarga de Enrutamiento: Se demuestra que la sobrecarga de enrutamiento escala linealmente con la distancia del código ($O(d)$), y las técnicas de optimización (poda de sitios de enrutamiento que no soportan carga) producen ahorros sustanciales en factores constantes.

Significancia y Reivindicaciones
El artículo sostiene que las ventajas de los códigos qLDPC —específicamente su superioridad en términos de sobrecarga de tamaño finito y tasas de codificación— pueden sobrevivir a la compilación en circuitos de vecinos más cercanos estrictamente planares. Esto desafía la visión predominante de que los códigos qLDPC de alto rendimiento requieren un hardware no local complejo.

Los autores argumentan que, al co-diseñar el código, las puertas nativas (iSWAP) y la dinámica de extracción de sindromía, es posible lograr memorias tolerantes a fallos de baja sobrecarga en el hardware superconductor de generación actual sin requerir acopladores de largo alcance o transporte de cúbits. El trabajo sugiere que la dicotomía entre la localidad del código de superficie y la eficiencia de los qLDPC no es absoluta en el régimen de tamaño finito relevante para los dispositivos de la era temprana de la tolerancia a fallos. El artículo concluye que estos resultados acercan las memorias de baja sobrecarga y tolerantes a fallos a la realización en hardware de corto plazo, aunque señala que se requiere más trabajo en el cambio de código (code-switching), la optimización del modelo de ruido (por ejemplo, ruido sesgado) y la integración con operaciones lógicas como la cirugía de red (lattice surgery).