Performance Optimisation and Simulation-Based Validation of 400 Gbps Dual-Polarization QPSK Optical Backhaul Systems for 5G and Beyond Mobile Networks

Resumen Técnico: Optimización del Rendimiento y Validación Basada en Simulaciones de Sistemas de Backhaul Óptico DP-QPSK de 400 Gbps

Planteamiento del Problema
El crecimiento exponencial del tráfico de datos móviles impulsado por el despliegue de la tecnología 5G y las aplicaciones emergentes de 6G ha creado una crisis de capacidad en las redes de backhaul óptico. Si bien la modulación DP-QPSK (Dual-Polarization Quadrature Phase-Shift Keying) de 400 Gbps ofrece un equilibrio convincente entre eficiencia espectral y complejidad de implementación, su despliegue práctico enfrenta desafíos significativos en la capa física. Estos incluyen la dispersión cromática (CD), la dispersión de modo de polarización (PMD), las no linealidades de la fibra y el ruido de emisión espontánea amplificada (ASE), los cuales se ven exacerbados a tasas de símbolos más altas. Además, las soluciones actuales de DSP (Procesamiento Digital de Señales) suelen tener dificultades con la compensación entre la complejidad computacional, el consumo de energía y el rendimiento bajo condiciones ambientales reales (por ejemplo, fluctuaciones de temperatura y diversas propiedades de la fibra). Los DSP coherentes actuales consumen una cantidad significativa de energía (25–35 W por longitud de onda), y muchos enfoques de Aprendizaje Automático (ML) carecen de una validación estadística rigurosa, modelado informado por la física o análisis de viabilidad de hardware para su implementación en tiempo real.

Metodología
Los autores proponen un marco unificado, informado por la física y basado en datos, para sistemas de backhaul óptico DP-QPSK de 400 Gbps. La metodología integra los siguientes componentes:

1. Modelado del Canal: La propagación de la señal se modela mediante la ecuación de Manakov, resuelta a través de un método de paso de Fourier de paso adaptativo (SSFM). Este marco tiene en cuenta la CD, la PMD, las no linealidades de Kerr y el ruido ASE (con un factor de ruido de EDFA de 5 dB). Se emplea un modelo de canal estocástico-geométrico para reemplazar los supuestos estándar de ruido Gaussiano, con el objetivo de mejorar la precisión de la predicción del alcance.
2. Arquitectura de DSP: La innovación central es un ecualizador híbrido CNN-BiLSTM (Red Neuronal Convolucional - Long Short-Term Memory Bidireccional). Este reemplaza a los enfoques convencionales de Algoritmo de Modulación Constante (CMA) y Propagación Digital hacia Atrás (DBP). La cadena de DSP incluye:
   • Corrección de front-end (desequilibrio I/Q, desfase de CC).
   • Compensación de CD en el dominio de la frecuencia.
   • Recuperación de reloj.
   • El ecualizador CNN-BiLSTM propuesto para la compensación residual lineal y no lineal.
   • Estimación de fase de portadora mejorada por ML.
   • Selección de símbolos y Corrección de Errores de Forward de Decisión Suave (SD-FEC).
3. Estrategias de Optimización:
   • Seguimiento de Polarización Multi-escala Temporal: Un modelo de correlación de escala temporal cruzada que combina un filtro de Kalman (fluctuaciones rápidas) y Mínimos Cuadrados Recursivos (derivas lentas).
   • DSP Adaptativo a Recursos: Asignación dinámica de recursos computacionales basada en la información del estado del canal en tiempo real (OSNR, CD, PMD) para minimizar la potencia manteniendo el rendimiento.
   • Co-diseño Consciente del Hardware: Modelado explícito de las imperfecciones del transmisor/receptor (ruido de fase, ruido de cuantificación) dentro del bucle de optimización.
4. Marco de Validación: El estudio utiliza simulaciones de Monte Carlo con $10^6$ símbolos por ensayo y 1,000 ensayos independientes. La validación estadística se realiza mediante inferencia bayesiana, intervalos de confianza (Wald y bootstrap) y pruebas de hipótesis (prueba t de dos muestras) para asegurar que las mejoras declaradas sean estadísticamente significativas ($p < 0.01$). Un estudio de ablación elimina sistemáticamente los componentes arquitectónicos para cuantificar las contribuciones individuales.
5. Análisis de Viabilidad: Un análisis basado en síntesis se dirige a un Xilinx Zynq UltraScale+ RFSoC y un ASIC CMOS de 7 nm, estimando la latencia, la potencia y la utilización de recursos para el ecualizador CNN-BiLSTM a 32 GBaud.

Contribuciones Clave
El artículo reclama las siguientes contribuciones específicas:

• Modelado Híbrido Física-ML: Integración de un ecualizador CNN-BiLSTM dentro de un marco basado en Manakov, logrando una mitigación de no linealidad del 95% con una complejidad un 93% menor que la Propagación Digital hacia Atrás (DBP) simplificada.
• Seguimiento Multi-escala Temporal: Un nuevo modelo de seguimiento que reduce las penalizaciones dependientes de la polarización en un 60%.
• Modelo de Canal Estocástico-Geométrico: Un proceso espacialmente correlacionado que mejora la precisión de la predicción del alcance en un 25% en comparación con el modelo de Ruido Gaussiano (GN).
• DSP Adaptativo a Recursos: Un esquema de asignación dinámica que logra una reducción de potencia del 35% manteniéndose dentro de 0.3 dB del rendimiento de máxima complejidad.
• Validación Estadística Rigurosa: Uso de pruebas de hipótesis y estudios de ablación para confirmar que cada componente arquitectónico contribuye significativamente a las ganancias de rendimiento.
• Viabilidad de Hardware: Estimaciones de síntesis que demuestran que el ecualizador CNN-BiLSTM puede operar a 32 GBaud con 128 motores paralelos en un CMOS de 7 nm, consumiendo un estimado de 150 mW con una latencia de 2.4 μs.

Resultos
Los resultados de la simulación bajo una potencia de lanzamiento de 4 dBm y una transmisión sin repetición de 1200 km (SSMF, EDFA NF=5 dB) indican:

• Rendimiento: El sistema opera 4.7 dB por encima del Límite Cuántico Estándar (SQL). La Tasa de Error de Bits (BER) pre-FEC es de $2.8 \times 10^{-3}$, muy por debajo del umbral de SD-FEC de $2.4 \times 10^{-2}$.
• Factor Q: Se logra un factor Q máximo de 10.5 dB, lo que representa una mejora de 2.3 dB sobre el DSP estándar y una ganancia de 1.2 dB sobre el mejor DBP convencional.
• Complejidad y Potencia: La arquitectura propuesta reduce la complejidad computacional en un 93% y el consumo de potencia en un 35% en comparación con el DSP estándar.
• Mitigación de No Linealidad: El sistema logra una eficiencia de mitigación de no linealidad del 95%.
• Convergencia: El CNN-BiLSTM converge tras 35 épocas con una pérdida final de 0.008.
• Significancia Estadística: Todas las mejoras declaradas (por ejemplo, reducción de ruido de fase del 60%, apertura de ojo 2.5 veces mayor) están confirmadas con $p < 0.001$ mediante pruebas t.
• Comparación Comercial: El sistema propuesto demuestra un costo por Gbps competitivo ($0.80) y una eficiencia de potencia comparables a los sistemas 400G comerciales (por ejemplo, Acacia, Infinera, Ciena), debido principalmente a la reducción de la complejidad del DSP.

Significancia y Reclamaciones
El artículo posiciona este trabajo como una vía escalable hacia los backhauls ópticos de 600G–1T para redes 5G-Advanced y 6G. Los autores afirman que sus innovaciones integradas cierran la brecha entre los límites teóricos y la implementación práctica al:

1. Proporcionar un marco de ML informado por la física que evita la naturaleza de "caja negra" de los modelos puramente basados en datos.
2. Ofrecer una validación estadística rigurosa y estudios de ablación, abordando una brecha en la literatura existente donde las mejoras suelen ser cualitativas o carecen de intervalos de confianza.
3. Demostrar la viabilidad de hardware a través de un análisis basado en síntesis, yendo más allá de las propuestas teóricas de ML hacia las restricciones de implementación en tiempo real (latencia, potencia, área).
4. Lograr un rendimiento cercano al límite cuántico utilizando componentes comercialmente disponibles (EDFA NF=5 dB, SSMF estándar), haciendo que la solución sea económicamente viable para el backhaul móvil.

Los autores declaran explícitamente que el trabajo se basa en estimaciones de simulación y síntesis. Identifican la validación de hardware en el bucle (hardware-in-the-loop) en FPGA y las pruebas de campo como trabajos futuros necesarios para confirmar estos resultados en condiciones del mundo real. El estudio no pretende haber desplegado físicamente el sistema o medido en silicio fabricado, sino que proporciona una validación exhaustiva basada en simulaciones y una hoja de ruta de viabilidad.