Performance Optimisation and Simulation-Based Validation of 400 Gbps Dual-Polarization QPSK Optical Backhaul Systems for 5G and Beyond Mobile Networks

तकनीकी सारांश: 400 Gbps ड्यूल-पोलराइजेशन QPSK ऑप्टिकल बैकहॉल सिस्टम का प्रदर्शन अनुकूलन और सिमुलेशन-आधारित सत्यापन

समस्या विवरण
5G परिनियोजन और उभरते 6G अनुप्रयोगों द्वारा संचालित मोबाइल डेटा ट्रैफ़िक की घातीय वृद्धि ने ऑप्टिकल बैकहॉल नेटवर्क में क्षमता संकट पैदा कर दिया है। जबकि 400 Gbps ड्यूल-पोलराइजेशन क्वाड्रचर फेज-शिफ्ट कीइंग (DP-QPSK) स्पेक्ट्रल दक्षता और कार्यान्वयन जटिलता के बीच एक आकर्षक संतुलन प्रदान करता है, इसका व्यावहारिक परिनियोजन महत्वपूर्ण भौतिक-परत (physical-layer) चुनौतियोंों का सामना करता है। इनमें क्रोमैटिक डिस्पर्शन (CD), पोलराइजेशन मोड डिस्पर्शन (PMD), फाइबर नॉन-लिनियैरिटीज़ (nonlinearities), और एम्प्लीफाइड स्पोंटेनियस एमिशन (ASE) शोर शामिल हैं, जो उच्च सिंबल दरों पर बढ़ जाते हैं। इसके अलावा, मौजूदा डिजिटल सिग्नल प्रोसेसिंग (DSP) समाधान अक्सर वास्तविक दुनिया की पर्यावरणीय स्थितियों (जैसे तापमान में उतार-चढ़ाव और विविध फाइबर गुण) के तहत कम्प्यूटेशनल जटिलता, बिजली की खपत और प्रदर्शन के बीच संतुलन बनाने में संघर्ष करते हैं। वर्तमान कोहेरेंट DSP प्रति वेवलेंथ 25–35 W बिजली की खपत करते हैं, और कई मशीन लर्निंग (ML) दृष्टिकोणों में कठोर सांख्यिकीय सत्यापन, भौतिकी-आधारित मॉडलिंग (physics-informed modeling), या वास्तविक समय कार्यान्वयन के लिए हार्डवेयर व्यवहार्यता विश्लेषण का अभाव है।

कार्यप्रणाली
लेखक 400 Gbps DP-QPSK ऑप्टिकल बैकहॉल सिस्टम के लिए एक एकीकृत, भौतिकी-सूचित (physics-informed), और डेटा-संचालित ढांचे का प्रस्ताव करते हैं। कार्यप्रणाली निम्नलिखित घटकों को एकीकृत करती है:

1. चैनल मॉडलिंग: सिग्नल प्रसार को माना-इक्वेशन (Manakov equation) का उपयोग करके मॉडल किया गया है, जिसे एक एडेप्टिव स्टेप-साइज स्प्लिट-स्टेप फूरियर मेथड (SSFM) के माध्यम से हल किया गया है। यह ढांचा CD, PMD, केर नॉन-लिनियैरिटीज़ और ASE शोर (5 dB के EDFA नॉइज़ फिगर के साथ) को ध्यान में रखता है। पहुंच (reach) भविष्यवाणी की सटीकता में सुधार करने के उद्देश्य से, मानक गौसियन शोर धारणाओं के स्थान पर एक स्टोकेस्टिक-जियोमेट्रिक चैनल मॉडल का उपयोग किया गया है।
2. DSP आर्किटेक्चर: मुख्य नवाचार एक हाइब्रिड CNN-BiLSTM (कन्वोल्यूशनल न्यूरल नेटवर्क - बायडायरेक्शनल लॉन्ग शॉर्ट-टर्म मेमोरी) इक्वलाइज़र है। यह पारंपरिक कॉन्स्टेंट मोडुलस एल्गोरिदम (CMA) और डिजिटल बैकप्रोपैगेशन (DBP) दृष्टिकोणों को प्रतिस्थापित करता है। DSP श्रृंखला में शामिल हैं:
   • फ्रंट-एंड सुधार (I/Q इम्बैलेंस, DC ऑफसेट)।
   • फ्रीक्वेंसी-डोमेन CD क्षतिपूर्ति।
   • क्लॉक रिकवरी।
   • अवशिष्ट रैखिक और गैर-रैखिक क्षतिपूर्ति के लिए प्रस्तावित CNN-BiLSTM इक्वलाइज़र।
   • ML-एन्हांस्ड कैरियर फेज एस्टीमेशन।
   • सिंबल चयन और सॉफ्ट-डिसीजन फॉरवर्ड एरर करेक्शन (SD-FEC)।
3. अनुकूलन रणनीतियाँ:
   • मल्टी-टाइमस्केल पोलराइजेशन ट्रैकिंग: एक क्रॉस-टाइमस्केल कोरिलेशन मॉडल जो कलमन फ़िल्टर (तेज़ उतार-चढ़ाव के लिए) और रिकर्सिव लीस्ट स्क्वेयर्स (धीमी ड्रिफ्ट के लिए) को जोड़ता है।
   • रिसोर्स-एडेप्टिव DSP: प्रदर्शन बनाए रखते हुए बिजली को न्यूनतम करने के लिए वास्तविक समय की चैनल स्टेट इंफॉर्मेशन (OSNR, CD, PMD) के आधार पर कम्प्यूटेशनल संसाधनों का गतिशील आवंटन।
   • हार्डवेयर-अवेयर को-डिज़ाइन: अनुकूलन लूप के भीतर ट्रांसमिटर/रिसीवर दोषों (फेज नॉइज़, क्वांटिज़ेशन नॉइज़) का स्पष्ट मॉडलिंग।
4. सत्यापन ढांचा: अध्ययन में प्रति परीक्षण $10^6$ सिंबल्स और 1,000 स्वतंत्र परीक्षणों के साथ मोंटे कार्लो सिमुलेशन का उपयोग किया गया है। यह सुनिश्चित करने के लिए कि दावा किए गए सुधार सांख्यिकीय रूप से महत्वपूर्ण हैं ($p < 0.01$), बेयसियन इन्फरेंस, कॉन्फिडेंस इंटरवल (वाल्ड और बूटस्ट्रैप), और हाइपोथीसिस टेस्टिंग (टू-सैंपल t-टेस्ट) का उपयोग करके सांख्यिकीय सत्यापन किया गया है। एक एब्लेशन अध्ययन व्यक्तिगत योगदानों को मापने के लिए व्यवस्थित रूप से आर्किटेक्चरल घटकों को हटाता है।
5. व्यवहार्यता विश्लेषण: एक सिंथेसिस-आधारित विश्लेषण Xilinx Zynq UltraScale+ RFSoC और 7nm CMOS ASIC को लक्षित करता है, जो 32 GBaud पर CNN-BiLSTM इक्वलाइज़र के लिए लेटेंसी, पावर और रिसोर्स यूटिलाइजेशन का अनुमान लगाता है।

प्रमुख योगदान
लेखक निम्नलिखित विशिष्ट योगदानों का दावा करते हैं:

• हाइब्रिड फिजिक्स-ML मॉडलिंग: माना-आधारित ढांचे के भीतर एक CNN-BiLSTM इक्वलाइज़र का एकीकरण, जो सरलीकृत डिजिटल बैकप्रोपैगेशन (DBP) की तुलना में 93% कम जटिलता के साथ 95% नॉन-लिनियैरिटी मिटिगेशन प्राप्त करता है।
• मल्टी-टाइमस्केल ट्रैकिंग: एक अभिनव ट्रैकिंग मॉडल जो पोलराइजेशन-डिपेंडेंट पेनल्टी को 60% तक कम करता है।
• स्टोकेस्टिक-जियोमेट्रिक चैनल मॉडल: एक स्थानिक रूप से सह-संबंधित प्रक्रिया जो गौसियन नॉइज़ (GN) मॉडल की तुलना में पहुंच (reach) भविष्यवाणी की सटीकता में 25% सुधार करती है।
• रिसोर्स-एडेप्टिव DSP: एक डायनेमिक एलोकेशन स्कीम जो पूर्ण-जटिलता प्रदर्शन के 0.3 dB के भीतर रहते हुए 35% बिजली की बचत करती है।
• कठोर सांख्यिकीय सत्यापन: हाइपोथीसिस टेस्टिंग और एब्लेशन अध्ययनों का उपयोग यह पुष्टि करने के लिए किया गया है कि प्रत्येक आर्किटेक्चरल घटक प्रदर्शन लाभ में महत्वपूर्ण योगदान देता है।
• हार्डवेयर व्यवहार्यता: सिंथेसिस-आधारित अनुमान जो प्रदर्शित करते हैं कि CNN-BiLSTM इक्वलाइज़र 32 GBaud पर 128 पैरेलल इंजनों के साथ 7nm CMOS में 150 mW का अनुमानित उपभोग और 2.4 μs लेटेंसी के साथ कार्य कर सकता है।

परिणाम
4 dBm लॉन्च पावर और 1200 किमी अनरिपीटेड ट्रांसमिशन (SSMF, EDFA NF=5 dB) के तहत सिमुलेशन परिणाम दर्शाते हैं:

• प्रदर्शन: सिस्टम स्टैंडर्ड क्वांटम लिमिट (SQL) से 4.7 dB ऊपर संचालित होता है। प्री-FEC बिट एरर रेट (BER) $2.8 \times 10^{-3}$ है, जो SD-FEC थ्रेशोल्ड ($2.4 \times 10^{-2}$) से काफी नीचे है।
• Q-फैक्टर: अधिकतम Q-फैक्टर 10.5 dB प्राप्त होता है, जो मानक DSP की तुलना में 2.3 dB का सुधार और सर्वश्रेष्ठ पारंपरिक DBP पर 1.2 dB का लाभ दर्शाता है।
• जटिलता और शक्ति: प्रस्तावित आर्किटेक्चर मानक DSP की तुलना में कम्प्यूटेशनल जटिलता को 93% और बिजली की खपत को 35% कम करता है।
• नॉन-लिनियैरिटी मिटिगेशन: सिस्टम 95% नॉन-लिनियैरिटी मिटिगेशन दक्षता प्राप्त करता है।
• अभिसरण (Convergence): CNN-BiLSTM 35 एपॉक्स के बाद 0.008 के अंतिम लॉस के साथ अभिसरित होता है।
• सांख्यिकीय महत्व: t-टेस्ट के माध्यम से सभी दावा किए गए सुधार (जैसे 60% फेज नॉइज़ रिडक्शन, 2.5x बड़ा आई ओपनिंग) $p < 0.001$ के साथ पुष्ट किए गए हैं।
• व्यावसायिक तुलना: प्रस्तावित सिस्टम कम DSP जटिलता के कारण वाणिज्यिक 400G सिस्टम (जैसे Acacia, Infinera, Ciena) की तुलना में प्रतिस्पर्धी लागत-प्रति-Gbps ($0.80) और बिजली दक्षता प्रदर्शित करता है।

महत्व और दावे
यह शोध पत्र 5G-एडवांस्ड और 6G नेटवर्क के लिए 600G–1T ऑप्टिकल बैकहॉल की ओर एक स्केलेबल मार्ग के रूप में इस कार्य को प्रस्तुत करता है। लेखक दावा करते हैं कि उनके एकीकृत नवाचार निम्नलिखित के माध्यम से सैद्धांतिक सीमाओं और व्यावहारिक कार्यान्वयन के बीच के अंतर को पाटते हैं:

1. एक फिजिक्स-इन्फॉर्म्ड ML फ्रेमवर्क प्रदान करना जो शुद्ध डेटा-संचालित मॉडलों की "ब्लैक बॉक्स" प्रकृति से बचता है।
2. कठोर सांख्यिकीय सत्यापन और एब्लेशन अध्ययन प्रदान करना, जो मौजूदा साहित्य की कमी को दूर करता है जहाँ सुधार अक्सर गुणात्मक होते हैं या उनमें कॉन्फिडेंस इंटरवल का अभाव होता है।
3. सिंथेसिस-आधारित विश्लेषण के माध्यम से हार्डवेयर व्यवहार्यता प्रदर्शित करना, जो केवल सैद्धांतिक ML प्रस्तावों से आगे बढ़कर वास्तविक समय कार्यान्वयन बाधाओं (लेटेंसी, पावर, एरिया) तक जाता है।
4. व्यावसायिक रूप से उपलब्ध घटकों (EDFA NF=5 dB, मानक SSMF) का उपयोग करके नियर-क्वांटम-लिमिटेड परफॉरमेंस प्राप्त करना, जिससे समाधान मोबाइल बैकहॉल के लिए आर्थिक रूप से व्यवहार्य हो जाता है।

लेखक स्पष्ट रूप से कहते हैं कि यह कार्य सिमुलेशन और सिंथेसिस-आधारित अनुमानों पर आधारित है। वे वास्तविक दुनिया की स्थितियों में इन परिणामों की पुष्टि करने के लिए FPGA पर हार्डवेयर-इन-द-लूप सत्यापन और फील्ड ट्रायल को आवश्यक भविष्य के कार्य के रूप में पहचानते हैं। यह अध्ययन यह दावा नहीं करता है कि उन्होंने सिस्टम को भौतिक रूप से तैनात किया है या निर्मित सिलिकॉन पर मापा है, बल्कि यह एक व्यापक सिमुलेशन-आधारित सत्यापन और व्यवहार्यता रोडमैप प्रदान करता है।