MOSAIX Qualification System for ALICE ITS3

Cet article présente la stratégie de développement et de vérification du système de qualification MOSAIX, qui utilise une infrastructure de test et un émulateur basés sur FPGA pour valider l'environnement de test du prototype de MAPS à l'échelle de la tranche destiné à la mise à niveau ALICE ITS3 avant la production des puces.

L'essentiel

Imaginez que vous construisez une tente massive, ultra-fine et autoportante pour une expérience scientifique à enjeux élevés. Cette tente, appelée ITS3, est conçue pour suivre de minuscules particules filant à travers le Grand Collisionneur de Hadrons. Pour rendre la tente aussi légère que possible (afin qu'elle ne gêne pas les particules), les constructeurs utilisent un nouveau matériau révolutionnaire : de gigantesques feuilles flexibles de capteurs en silicium.

La star de ce spectacle est une puce spécifique appelée MOSAIX. Ce n'est pas seulement un petit capteur ; c'est un « Système sur Puce » (System-on-Chip) qui mesure 266 millimètres de long — soit, pour ainsi dire, une usine entière de capteurs cousus ensemble sur une seule pièce de silicium.

Voici le problème : MOSAIX est incroyablement complexe. C'est comme une ville avec 144 quartiers différents (appelés « tuiles »), chacun possédant son propre réseau électrique, ses feux de signalisation et ses autoroutes de données. Tous les quartiers sont connectés à un hub central. Si un quartier a un problème d'alimentation, ou si l'autoroute de données est encombrée, toute la ville s'arrête de fonctionner.

Le défi : Tester avant de construire
Habituellement, lorsque les ingénieurs construisent une machine complexe, ils testent d'abord les pièces individuelles. Mais avec MOSAIX, vous ne pouvez pas tester les pièces séparément car elles sont toutes fusionnées sur une seule et même puce géante. Vous devez tester la ville entière d'un seul coup.

Plus grave encore, la puce n'était pas encore prête. L'équipe devait écrire le logiciel et construire l'équipement de test avant que les puces de silicium réelles n'arrivent. S'ils avaient attendu l'arrivée des puces pour commencer les tests, ils auraient perdu des mois de temps.

La solution : Le « Jumeau Numérique » (L'Émulateur)
Pour résoudre ce problème, l'équipe a construit un Émulateur MOSAIX. Considérez cela comme une simulation de jeu vidéo hyperréaliste de la puce.

• La réalité : La véritable puce MOSAIX (qui n'existait pas encore).
• L'émulateur : Une puce informatique puissante (un FPGA) qui agit exactement comme la vraie MOSAIX. Elle imite les 144 quartiers, les commutateurs d'alimentation et les autoroutes de données.

L'équipe a utilisé ce « Jumeau Numérique » pour effectuer tout le travail difficile à l'avance :

1. Formation : Plus de 50 ingénieurs ont appris à utiliser le système sur le simulateur des mois avant l'arrivée de la puce réelle.
2. Débogage : Ils ont découvert que la puce réelle possède des règles très strictes concernant sa mise sous tension (on ne peut pas simplement actionner un interrupteur général ; il faut allumer des quartiers spécifiques dans un ordre précis). Ils ont découvert ces règles complexes sur le simulateur, ce qui aurait pris des mois à identifier si l'on n'avait eu que la puce réelle.
3. Vérification du système : Ils ont construit l'équipement de test physique (la « salle de contrôle ») et l'ont connecté au simulateur pour s'assurer que tout fonctionnait parfaitement ensemble.

Le résultat : La « Prêt pour le Jour J »
Grâce à l'utilisation de l'émulateur, l'équipe a atteint ce qu'on appelle la « préparation pour le jour J » (day-one readiness). Cela signifie que dès que les premières puces MOSAIX réelles arriveront (prévues pour début 2026), l'équipe n'aura pas besoin de passer du temps à apprendre comment les tester. Ils pourront commencer les tests immédiatement.

En résumé
L'article décrit comment la collaboration ALICE a construit un système de test sophistiqué pour une puce de capteur géante et complexe. Au lieu d'attendre l'arrivée de la puce réelle pour commencer à apprendre comment la tester, ils ont construit une copie numérique parfaite (l'émulateur) pour s'entraîner. Cela leur a permis de trouver des bogues, de former leur équipe et de construire leurs outils à l'avance, garantissant que lorsqu'on leur livrera enfin la véritable « ville » de capteurs, ils seront prêts à l'inspecter immédiatement.

Résumé technique

Résumé technique : Système de qualification MOSAIX pour l'ALICE ITS3

Énoncé du problème
La mise à niveau du système de suivi interne d'ALICE pour le Run 4 du LHC (ITS3) introduit une nouvelle architecture de détecteur utilisant des capteurs Monolithic Active Pixel Sensors (MAPS) de taille wafer et cousus, afin d'atteindre un budget de matière sans précédent de 0,09 % $X/X_0$ par couche. Le composant central, MOSAIX, est un Système sur Puce (SoC) de 266 mm de long, de taille wafer, intégrant 144 tuiles de pixels alimentées indépendamment, des réseaux de distribution de puissance complexes et une agrégation de données à haute vitesse.

Le défi principal abordé dans cet article est la qualification de MOSAIX. Contrairement aux capteurs traditionnels où les composants peuvent être testés au préalable, le haut degré d'intégration de MOSAIX signifie que les composants individuels (tels que les 144 tuiles, les 48 nœuds de service et le backbone cousu) ne peuvent pas être testés de manière isolée avant l'intégration. Le système nécessite une stratégie de mise sous tension et de contrôle séquentielle complexe où la fonctionnalité de l'ensemble de la couche de service est une condition préalable pour accéder aux matrices de pixels individuelles. De plus, la nécessité de déterminer le rendement et les performances avant le découpage des wafers en couches de détecteurs finales nécessite une infrastructure de test robuste qui soit prête dès la disponibilité du silicium (« day-one readiness »).

Méthodologie et architecture du système
Pour répondre à ces défis, les auteurs ont développé un système de qualification unifié centré sur une philosophie « un système, de nombreuses cibles ». L'architecture matérielle se compose de :

• Noyau de contrôle : Un système de module système-sur-carte Intel Arria 10 monté sur une carte de base Enclustra, assurant le contrôle et l'acquisition de données.
• Interface : Un connecteur FMC standardisé sur la carte de lecture permet au même cœur système de s'interfacer avec MOSAIX à travers diverses étapes : cartes de sondage personnalisées pour les tests au niveau du wafer, cartes de support dédiées pour les puces découpées (permettant des mesures spécifiques comme la chute IR le long de l'axe z du capteur), et le modèle de qualification final du détecteur ITS3.
• Pile logicielle : Une API C++ agnostique au matériel abstrait les interactions de bas niveau avec le FPGA. Les séquences de test sont séparées de l'API centrale dans un dépôt autonome pour faciliter la contribution de la communauté et empêcher la modification accidentelle des procédures critiques. Le firmware du FPGA a été rigoureusement vérifié à l'aide d'un environnement basé sur UVM et de tests de régression par intégration continue (CI).

L'émulateur MOSAIX
Une contribution méthodologique centrale est le développement d'un émulateur MOSAIX de haute fidélité basé sur FPGA. Développé plus d'un an avant le tapeout de MOSAIX, cet émulateur répond au risque de découverte tardive de problèmes d'intégration.

• Implémentation : Construit sur une plateforme Arria 10 identique, l'émulateur se connecte directement au backend du système de test. Il utilise de véritables copies RTL pour la logique de contrôle et de chemin de données, tout en employant des modèles comportementaux légers pour la lecture de la matrice de pixels.
• Fonctionnalité : Crucialement, l'émulateur intègre une modélisation sensible à la puissance et à l'état. Il impose des séquences opérationnelles correctes (par exemple, en refusant les commandes aux tuiles dont les commutateurs d'alimentation sont sur « off »), forçant ainsi le logiciel de contrôle à gérer les dépendances complexes de la puce réelle.
• Flux de développement : Un flux de CI semi-automatisé a géré la nature de « cible mouvante » de la conception RTL de MOSAIX, convertissant les mises à jour SystemRDL et RTL en formats FPGA avec des fonctionnalités de débogage, garantissant que l'émulateur reste synchronisé avec la dernière documentation.

Contributions clés et résultats
L'article présente l'infrastructure fondamentale achevée de la campagne de qualification de MOSAIX. Les résultats clés incluent :

1. Infrastructure validée : Le matériel, le firmware et l'API logicielle centrale ont été entièrement testés et validés par rapport à l'émulateur FPGA. Les séquences de test primaires sont opérationnelles sur l'ensemble de l'installation.
2. Vérification précoce de l'intégration : L'émulateur a servi avec succès d'environnement d'application en temps réel, révélant des complexités opérationnelles (telles que la dépendance stricte de la couche de service vis-à-vis de l'activation de l'alimentation numérique globale) qui auraient causé des retards importants si elles n'avaient été découvertes qu'après la livraison du silicium.
3. Formation et préparation : L'émulateur a fonctionné comme un outil de formation, permettant à plus de 50 utilisateurs de gagner une expérience pratique avec la puce des mois avant son arrivée physique.
4. Alignement stratégique : Le système est conçu pour soutenir les objectifs de qualification spécifiques : vérifier les fonctionnalités de la puce, estimer le rendement de production, identifier une variante de pixel viable et qualifier les huit liens haute vitesse de 10 Gb/s pour informer les stratégies de découpage.

Signification
L'article affirme que la principale signification de ce travail réside dans la valeur de l'intégration précoce du système permise par l'émulateur de haute fidélité. En découplant le développement de l'infrastructure de test de la disponibilité du silicium physique, la collaboration a efficacement atténué les risques associés à la complexité opérationnelle de la puce et à l'échelle du développement logiciel requis.

Les premiers wafers MOSAIX étant attendus début 2 de 2026, le système de qualification est positionné pour commencer la campagne de caractérisation immédiatement. Cette « day-one readiness » est critique pour fournir les retours de conception nécessaires d'ici mi-2026, garantissant que la mise à niveau ALICE ITS3 respecte le calendrier prévu. L'article conclut que l'approche par émulateur était essentielle pour gérer les dépendances complexes entre les sous-systèmes de la puce et valider la stratégie de test avant que le prototype final ne soit disponible.