Weight-four parity checks with silicon spin qubits

Sintesi Tecnica: Controlli di parità a peso quattro con qubit di spin in silicio

Problematica
Affinché i qubit di spin nei semiconduttori possano servire come piattaforma valida per il calcolo quantistico tollerante ai guasti, i loro vantaggi fisici — dimensioni ridotte, lunghi tempi di coerenza e operazioni ad alta fedeltà — devono essere compatibili con la correzione degli errori quantistici (QEC). Mentre le dimostrazioni precedenti hanno utilizzato primitive di tipo Toffoli per correzioni condizionali, una QEC scalabile richiede l'estrazione ripetuta di misurazioni dei stabilizzatori per inferire i sindromi di errore sia nello spazio che nel tempo. Un benchmark standard, il codice di superficie, si basa su controlli di parità di tipo X e Z a peso quattro, che richiedono un qubit ancilla che interagisca con quattro qubit di dati e venga misurato senza distruggere gli stati dei dati. Realizzare questa connettività in array di punti quantici densamente popolati è complesso a causa del crosstalk e della complessità dell'integrazione della lettura. Al contrario, array sparsi che utilizzano lo shuttling di spin offrono una via percorribile, consentendo una connettività a lungo raggio, eliminando lo scambio residuo durante l'idling e facilitando il routing dei segnali di controllo. Tuttavia, integrare lo shuttling di spin coerente in un contesto multi-qubit mantenendo al contempo il controllo universale e una misurazione efficiente senza il sensing di carica locale in tutto l'array rimane un ostacolo significativo.

Metodologia
Gli autori presentano un dispositivo a qubit di spin in silicio composto da un array sparso a cinque qubit che sfrutta un bus di shuttling per abilitare la connettività a lungo raggio. Il dispositivo è fabbricato su un eterostruttura $^{28}$Si/SiGe purificata isotopicamente e presenta tre zone distinte: una zona di lettura, un bus di shuttling e una fila di quattro "fermate del bus" (punti quantici).

• Architettura del Dispositivo: Il bus di shuttling è definito da gate sovrapposti (C0–C14) che permettono il trasporto coerente di un qubit ancilla (A1). Quattro fermate del bus (BP1–BP4) ospitano i qubit di dati (D1–D4). Un sensore di carica SET (Single-Electron Transistor) (S1) è situato a un'estremità del bus ma ha un intervallo di sensing limitato, coprendo efficacemente solo la prima fermata del bus.
• Protocollo di Tuning Remoto: Per superare la mancanza di sensing di carica locale per le fermate del bus distanti, gli autori hanno sviluppato un protocollo di tuning remoto. Utilizzano la fisica dello spin di un ancilla traslato per sondare l'ambiente elettrostatico. Posizionando l'ancilla in una sovrapposizione, traslandola verso una fermata del bus e misurando l'accumulo di fase (tramite interferometria Ramsey), ricostruiscono i diagrammi di stabilità di carica e inferiscono il detuning virtuale e i potenziali chimici medi. Ciò consente la virtualizzazione dei controlli dei gate, compensando il crosstalk elettrostatico e consentendo la calibrazione modulare dell'array senza il sensing diretto della carica in ogni nodo.
• Controllo e Misurazione: Il sistema utilizza la risonanza di spin a dipolo elettrico (EDSR) guidata da un'antenna a microonde per i gate a singolo qubit e interazioni di scambio per i gate a due qubit. Viene impiegato un framework di misurazione QND (Quantum Non-Demolition), utilizzando il blocco di Pauli dello spin (PSB) in modalità parità nel settore di lettura. Ciò consente l'inizializzazione e la lettura dello stato multi-qubit con feedback in tempo reale.
• Implementazione del Controllo di Parità: Per eseguire controlli di parità a peso quattro, l'ancilla viene traslata per interagire sequenzialmente con i quattro qubit di dati. Viene utilizzata una sequenza di gate controlled-Z (CZ) disaccoppiata per mitigare l'accumulo di fase dovuto al campo magnetico disomogeneo e agli impulsi di shuttling. La parità dei qubit di dati viene estratta misurando lo stato dell'ancilla dopo la sequenza di interazione.

Contributi Chiave

1. Array Sparso con Shuttling: La dimostrazione di un dispositivo in silicio in cui un qubit ancilla mobile può interagire coerentemente con quattro qubit di dati isolati, formando un grafo di connettività equivalente a una plaquette di un codice di superficie.
2. Tuning Remoto senza Sensing Locale: Lo sviluppo di un protocollo per popolare, sintonizzare e calibrare un array sparso utilizzando lo shuttoring di spin e la fisica dello spin, eliminando la necessità di sensori di carica locali in ogni posizione del qubit.
3. Controlli di Parità a Peso Quattro: La riuscita implementazione di controlli di parità di tipo X e Z fino a peso quattro, un prerequisito per la correzione degli errori del codice di superficie.
4. Entanglement Multi-Qubit: La generazione di entanglement genuino attraverso tutte le combinazioni di qubit nell'array, riportando specificamente la creazione di uno stato GHZ a cinque qubit.

Risultati

• Caratterizzazione del Processore: Gli autori hanno ottenuto il controllo universale del processore a cinque qubit effettivi. Le fedeltà dei gate a singolo qubit ($F_{X90}$) sono state misurate tra il 99,67% e il 99,98%. Le fedeltà dei gate a due qubit ($F_{2Q}$) sono variate dal 90,1% al 95,4%, limitate principalmente dal rumore incoerente nell'intensità dell'interazione di scambio.
• Fedeltà dello Shuttling: Il percorso di shuttling round-trip di 1,2 $\mu$m ha dimostrato una fedeltà del singolo qubit del 97,7(1)% rispetto a un'operazione identità. La fonte dominante di errore è stata identificata nella transizione di carica dalla zona di inizializzazione al bus.
• Accuratezza del Controllo di Parità: I controlli di parità di tipo Z e X a peso quattro hanno raggiunto accuratezze rispettivamente del 72,2(6)% e del 67,0(7)%. Queste cifre rappresentano la probabilità che la misurazione dell'ancilla sia corretta e che i qubit di dati rimangano nei loro stati preparati previsti.
• Verifica dell'Entanglement: La fedeltà dello stato GHZ a cinque qubit è stata misurata essere superiore al 50%, costituendo la prima osservazione di entanglement genuino a cinque qubit in una piattaforma di spin semiconduttore definita da gate. La fedeltà per gli stati GHZ a quattro qubit (inclusa l'ancilla) ha raggiunto fino al 76,6(1,6)%.
• Budget di Errore: L'analisi indica che la maggior parte degli errori deriva dall'infedeltà nelle interazioni di scambio a due qubit. Il dephasing durante lo shuttling e l'idling costituisce circa un quarto del totale del budget di errore.

Significato
Il lavoro afferma che questa ricerca apre opportunità immediate per perseguire esperimenti di QEC con i qubit di spin. Dimostrando che lo shuttling di spin può abilitare la connettività a lungo raggio e la calibrazione modulare in un'architettura sparsa, gli autori stabiliscono un'alternativa valida alle sfide della realizzazione di array di qubit densi. I protocolli sviluppati per il tuning remoto e la misurazione QND pongono le basi per l'operatività scalabile di array di spin qubit sparsi. Inoltre, la riuscita generazione di uno stato GHZ a cinque qubit e l'implementazione di controlli di parità a peso quattro dimostrano che le operazioni necessarie per un minimo codice di superficie [[4, 1, 2]] sono fattibili in questa piattaforma. Gli autori osservano che, sebbene le attuali fedeltà dei gate a due qubit limitino le prestazioni, i metodi utilizzati sono compatibili con il raggiungimento di tassi di errore inferiori all'1%, suggerendo una chiara strada verso memorie quantistiche fault-tolerant utilizzando spin semiconduttori definiti da gate.