Weight-four parity checks with silicon spin qubits

기술 요약: 실리콘 스핀 큐비트를 이용한 가중치 4 패리티 체크

문제 정의
반도체 스핀 큐비트가 결함 허용 양자 컴퓨팅을 위한 실행 가능한 플랫폼 역할을 하기 위해서는, 이들의 물리적 장점인 작은 크기, 긴 결맞음 시간, 높은 동작 충실도가 양자 오류 정정(QEC)과 호환되어야 한다. 이전의 시연들은 조건부 수정을 위해 Toffoli 유사 프리미티브를 활용해 왔으나, 확장 가능한 QEC를 위해서는 공간 및 시간 모두에서 에러 신드롬을 추론하기 위한 안정기(stabilizer) 측정의 반복적인 추출이 필요하다. 표준 벤치마크인 표면 코드(surface code)는 가중치 4의 X형 및 Z형 패리티 체크에 의존하며, 이는 하나의 보조 큐비트가 네 개의 데이터 큐비트와 상호작용하고 데이터 상태를 파괴하지 않으면서 측정될 것을 요구한다. 밀집된 양자점 배열에서 이러한 연결성을 구현하는 것은 크로스토크와 판독(readout) 통합의 복잡성으로 인해 매우 어렵다. 반대로, 스핀 셔틀링(spin shuttling)을 사용하는 희소 배열(sparse arrays)은 장거리 연결성을 가능하게 하여, 유휴(idling) 상태 중 잔류 교환 상호작용을 제거하고 제어 신호 라우팅을 용이하게 하는 경로를 제공한다. 그러나 전체 배열에 걸친 국소 전하 센싱 없이 보편적 제어와 효율적인 측정을 유지하면서 다중 큐비트 설정 내에 결맞는 스핀 셔틀링을 통합하는 것은 여전히 큰 장애물로 남아 있다.

방법론
저자들은 셔틀링 버스를 활용하여 장거리 연결성을 가능하게 하는 희소 5-큐비트 배열을 갖춘 실리콘 스핀 큐비트 소자를 제시한다. 이 소자는 동위원소가 정제된 $^{28}$Si/SiGe 이종 구조 상에 제작되었으며, 판독 존(readout zone), 셔틀링 버스(shuttling bus), 그리고 4개의 버스 스톱(bus stops, 양자점) 행의 세 가지 구역으로 구성된다.

• 소자 구조: 셔틀링 버스는 보조 큐비트(A1)의 결맞는 수송을 허용하는 중첩 게이트(C0–C14)에 의해 정의된다. 네 개의 버스 스톱(BP1–BP4)은 데이터 큐비트(D1–D4)를 수용한다. 단일 전자 트랜지스터(SET) 전하 센서(S1)는 버스의 한쪽 끝에 위치하며, 감지 범위가 제한적이어서 사실상 첫 번째 버스 스톱만을 커버한다.
• 원격 튜닝 프로토콜: 원거리 버스 스톱에 대한 국소 전하 센싱의 부재를 극복하기 위해, 저자들은 셔틀링된 보조 큐비트의 스핀 물리학을 이용하여 정전기적 환경을 탐사하는 원격 튜닝 프로토콜을 개발했다. 보조 큐비트를 중첩 상태로 배치하고 이를 버스 스톱으로 셔틀링한 뒤, 위상 축적(Ramsey 간섭계 이용)을 측정함으로써 전하 안정도 도표를 재구성하고 가상 디튜닝(virtual detuning) 및 평균 화학 포텐셜을 추론한다. 이를 통해 게이트 제어를 가상화하여, 모든 노드에 직접적인 전하 센싱 없이도 정전기적 크로스토크를 보상하고 배열의 모듈식 교정을 가능하게 한다.
• 제어 및 측정: 시스템은 단일 큐비트 게이트를 위한 마이크로파 안테나 구동 전기 쌍극자 스핀 공명(EDSR)과 2-큐비트 게이트를 위한 교환 상호작용을 사용한다. 양자 비파괴(QND) 측정 프레임워크가 채택되었으며, 판독 존에서의 패리티 모드 파울리 스핀 블로케이드(PSB)를 활용한다. 이를 통해 실시간 피드백과 함께 다중 큐비트 상태의 초기화 및 판독이 가능하다.
• 패리티 체크 구현: 가중치 4 패리티 체크를 수행하기 위해, 보조 큐비트는 네 개의 데이터 큐비트와 순차적으로 상호작용하도록 셔틀링된다. 불균일한 자기장 및 셔틀링 펄스로 인한 위상 축적을 완화하기 위해 디커플드 제어-Z(CZ) 게이트 시퀀스가 사용된다. 데이터 큐비트의 패리티는 상호작용 시퀀스 후 보조 큐비트 상태를 측정함으로써 추출된다.

주요 기여

1. 셔틀링을 이용한 희소 배열: 이동 가능한 보조 큐비트가 네 개의 격리된 데이터 큐비트와 결맞게 상호작용하여, 표면 코드 안정기 플래킷(plaquette)과 동일한 연결 그래프를 형성하는 실리콘 소자를 입증하였다.
2. 국소 센싱 없는 원격 튜닝: 스핀 셔틀링과 스핀 물리학을 사용하여 희소 배열을 채우고, 튜닝하며, 교정하는 프로토콜을 개발함으로써, 모든 큐비트 위치에 국소 전하 센서를 배치할 필요성을 제거하였다.
3. 가중치 4 패리티 체크: 표면 코드 오류 정정의 전제 조건인 가중치 4의 X형 및 Z형 패리티 체크를 성공적으로 구현하였다.
4. 다중 큐비트 얽힘: 배열 내의 모든 큐비트 조합에 걸쳐 진정한 얽힘을 생성하였으며, 특히 5-큐비트 그린버거-호른더-제일링거(GHZ) 상태 생성을 보고하였다.

결과

• 프로세서 특성 분석: 저자들은 유효 5-큐비트 프로세서의 보편적 제어를 달성했다. 단일 큐비트 게이트 충실도($F_{X90}$)는 99.67%에서 99.98% 사이로 측정되었다. 2-큐비트 게이트 충실도($F_{2Q}$)는 주로 교환 상호작용 강도의 비결맞는 노이즈에 의해 제한되어 90.1%에서 95.4% 범위를 나타냈다.
• 셔틀링 충실도: 1.2 $\mu$m 왕복 셔틀링 경로에서 항등 연산(identity operation) 대비 단일 큐비트 충실도는 97.7(1)%를 기록했다. 주요 에러 원인은 초기화 존에서 버스로의 전하 전이(charge transition)로 식별되었다.
• 패리티 체크 정확도: 가중치 4 Z형 및 X형 패리티 체크는 각각 72.2(6)%와 67.0(7)%의 정확도를 달성했다. 이 수치는 보조 큐비트의 측정이 올바르고 데이터 큐비트가 의도된 준비 상태를 유지하고 있을 확률을 나타낸다.
• 얽힘 검증: 5-큐비트 GHZ 상태의 충실도는 50% 이상으로 측정되었으며, 이는 게이트 정의된 반도체 스핀 플랫폼에서 최초로 관측된 진정한 5-큐비트 얽힘이다. 보조 큐비트를 포함한 4-큐비트 GHZ 상태의 충실도는 최대 76.6(1.6)%에 달했다.
• 에러 예산: 분석 결과, 대부분의 에러는 2-큐비트 교환 상호작용의 불충실도에서 기인한다. 셔틀링 및 유휴 상태 중의 디페이징(dephasing)은 전체 에러 예산의 약 4분의 1을 차지한다.

의의
본 논문은 이 연구가 스핀 큐비트를 이용한 QEC 실험을 추진할 즉각적인 기회를 열어준다고 주장한다. 스핀 셔틀링이 희소 구조에서 장거리 연결성과 모듈식 교정을 가능하게 함을 입증함으로써, 저자들은 밀집된 큐비트 배열 구현의 어려움에 대한 실행 가능한 대안을 확립했다. 원격 튜닝 및 QND 측정을 위해 개발된 프로토콜은 희소 스핀 큐비트 배열의 확장 가능한 운용을 위한 토대를 마련한다. 또한, 성공적인 5-큐비트 GHZ 상태 생성과 가중치 4 패리티 체크 구현은 최소한의 [[4, 1, 2]] 표면 코드를 위한 필수 연산들이 이 플랫폼에서 가능하다는 것을 보여준다. 저자들은 현재의 2-큐비트 게이트 충실도가 성능을 제한하고 있으나, 사용된 방법론들이 1% 미만의 에러율을 달성하는 것과 호환되므로, 게이트 정의된 반도체 스핀을 이용한 결함 허용 양자 메모리로 나아가는 명확한 경로를 제시한다고 언급했다.