Online Data Reduction with Spiking Neural Networks: A Temporal-Coincidence Encoder and Distributed SNN for the ePIC dRICH Detector

Sintesi Tecnica: Riduzione dei Dati Online con Reti Neurali Spiking per il Rilevatore dRICH di ePIC

Definizione del Problema
Il rilevatore dual-radiator Ring Imaging Cherenkov (dRICH) dell'esperimento ePIC dell'Electron-Ion Collider (EIC) affronta un grave collo di bottiglia della larghezza di banda. Il rilevatore legge circa 320.000 canali di Silicon Photomultiplier (SiPM) a un tasso di bunch-crossing di 100 MHz. Durante la vita dell'esperimento, il Dark Count Rate (DCR) dei SiPM è proiettato in aumento fino a ~300 kHz per canale a causa del danno da radiazione. Ciò risulta in un output aggregato grezzo di ~6,8 Tbit/s, che supera di gran lunga la larghezza di banda di egress disponibile di 30 Gbit/s verso il primo livello di elaborazione off-detector (Echelon-0).

La sfida principale è un problema di discriminazione temporale: i colpi (hits) di Cherenkov genuini provenienti dai segnali di fisica si raggruppano entro una stretta finestra di ~2 ns dell'intervallo di bunch-crossing di 10 ns, mentre gli hits del DCR sono distribuiti uniformemente nell'intera finestra di 10 ns. Il sistema richiede un fattore di riduzione dei dati online di almeno 5 per scartare i crossing contenenti solo DCR non correlati, preservando al contempo tutti i crossing con potenziale contenuto fisico. Sebbene siano state proposte reti neurali dense (MLP) per questo compito, la fine struttura temporale e i requisiti di alto throughput suggeriscono che le Reti Neurali Spiking (SNN) possano essere un'alternativa potenzialmente più efficiente ed event-driven.

Metodologia
Gli autori propongono una pipeline di riduzione dei dati online a due stadi implementata su FPGA, sfruttando la dinamica temporale intrinseca delle SNN:

1. Stadio 1: Encoder di Coincidenza Temporale (Per-PDU)

   • Architettura: Un singolo neurone Leaky-Integrate-and-Fire (LIF) è assegnato a ciascuna Photo Detection Unit (PDU), che aggrega 256 canali SiPM.
   • Meccanismo: L'encoder integra gli hits in entrata nel tempo. A causa della distribuzione uniforme del DCR, il potenziale di membrana perde carica (leak) più velocemente di quanto si accumuli, mantenendo il neurone silente. Al contrario, gli hits di Cherenkov raggruppati (entro ~2 ns) causano un rapido innalzamento della tensione, innescando uno spike.
   • Vincolo: Il sistema impone una politica di "singolo spike per bunch-crossing", emettendo al massimo uno spike per PDU per ogni crossing.
   • Implementazione Hardware: Viene utilizzato un modello LIF specializzato e pesantemente approssimato (pesi uniformi, membrana a singolo bit, leak basato su shift) per risolvere le discrepanze nei formati dei dati front-end (impacchettamento fino a 4 hits per parola) in un singolo ciclo di clock. Questo stadio raggiunge una sparsificazione dei dati >90% prima che venga applicato qualsiasi classificatore appreso.

2. Stadio 2: Classificatore SNN Distribuito

   • Topologia: Una rete a due livelli rispecchia la disposizione fisica del rilevatore.
     • Reti Sub-settoriali: 30 sottoreti (una per ogni scheda di Data Aggregation and Manipulation, DAM) elaborano i 42 output degli encoder dai rispettivi sub-settori. Ogni rete utilizza uno strato nascosto di 16 neuroni e uno strato di output di 4 neuroni.
     • Rete di Aggregazione: Una rete centrale su una scheda dedicata di Trigger Processor (TP) concatena le 120 feature locali (30 sub-settori × 4 feature per sub-settore) e classifica l'evento come "Segnale+Rumore" o "Solo-Rumore".
   • Strategia di Inferenza: Il sistema impiega una strategia di "early-exit" (uscita anticipata). Se il neurone "Segnale" scatta un numero configurabile di volte ($E_T$) precocemente nella sequenza di inferenza, il processo si interrompe immediatamente. Ciò riduce significativamente la latenza media, poiché gli eventi di Segnale guidano l'attivazione precoce, mentre gli eventi di Rumore rimangono largamente silenti.
   • Piattaforma Hardware: Il classificatore gira sull'architettura neuromorfica multi-core AIGOR implementata su FPGA AMD Versal Premium, utilizzando la rappresentazione Address-Event Representation (AER) per il routing degli spike.

Contributi Chiave

• Metodologia End-to-End: Il documento presenta una pipeline completa dai hit SiPM grezzi alle decisioni di trigger, integrando un encoder temporale ottimizzato per l'hardware con un classificatore SNN distribuito.
• Co-design Hardware-Software: Gli autori dimostrano che la configurazione dell'encoder più efficiente dal punto di vista dell'hardware (un detector di coincidenza a singolo bit) coincide con il punto ottimale sulla frontiera di Pareto tra accuratezza e latenza.
• Caratterizzazione di SNN su FPGA con routing AER: Questo lavoro fornisce una caratterizzazione dettagliata di una pipeline SNN al confine di un front-end di High-Energy Physics (HEP), identificando il traffico di sincronizzazione nell'esecuzione guidata dai timestep come il principale collo di bottiglia del throughput.
• Validazione: Il sistema è validato attraverso simulazioni software su eventi ePIC simulati ed esecuzione hardware su un singolo testbed di un sub-settore su un FPGA AMD Versal Premium VPK180.

Risultati

• Performance di Classificazione: Su eventi simulati attraverso l'intero intervallo di DCR (25–300 kHz), il sistema raggiunge un True Positive Rate (TPR) > 94% e un True Negative Rate (TNR) ≥ 80%.
• Sparsificazione: Il solo encoder LIF riduce il volume dei dati di >90%, abbassando il carico post-encoder a circa 60–120 spike per bunch crossing in tutto il rilevatore.
• Latenza: Con una soglia di early-exit di $E_T=1$, la latenza media di classificazione scende a circa 2 timestep algoritmici (da un massimo di 10), con una latenza al 99° percentile di circa 5 timestep.
• Throughput Hardware: Una prova di concetto hardware su un singolo sub-settore ha raggiunto un throughput misurato di ~1,7 MHz. Gli autori notano che questo è inferiore al tasso target di 100 MHz di bunch-crossing.
• Robustezza della Quantizzazione: Il sistema mantiene le prestazioni con una quantizzazione a virgola fissa aggressiva (fino a rappresentazioni a 4 bit), validando l'uso di aritmetica a bassa precisione per l'efficienza delle risorse.

Significatività e Rivendicazioni
Il documento posiziona questo lavoro come una dimostrazione concreta delle SNN in una pipeline completa di Data Acquisition (DAQ) per l'alta energia, un dominio in cui tale integrazione è stata limitata a lavori esplorativi iniziali. Gli autori sostengono che la combinazione di un encoder di coincidenza temporale e un SNN distribuito offre un modello per altre applicazioni di rilevatori guidati dal tempo che operano ad alti tassi.

La significatività risiede nel rispondere ai vincoli specifici del rilevatore dRICH: l'encoder sfrutta la forza temporale nativa delle SNN per filtrare il rumore prima della classificazione, mentre l'architettura distribuita rispetta la topologia di lettura fisica. Gli autori riconoscono con modestia che l'attuale throughput hardware (1,7 MHz) non soddisfa ancora il requisito di 100 MHz. Identificano il collo di bottiglia primario come il traffico di sincronizzazione inerente all'esecuzione guidata dai timestep su fabric AER. Il documento conclude che l'evoluzione del modello di esecuzione verso dinamiche event-driven, insieme a pacchetti AER multi-spike e frequenze di clock più elevate, costituisce il percorso di ottimizzazione necessario per raggiungere il tasso target.