Online Data Reduction with Spiking Neural Networks: A Temporal-Coincidence Encoder and Distributed SNN for the ePIC dRICH Detector

Resumen Técnico: Reducción de Datos en Línea con Redes Neuronales de Impulsos para el Detector ePIC dRICH

Planteamiento del Problema
El detector de radiador dual (dRICH) del experimento ePIC en el Colisionador Electrón-Ion (EIC) enfrenta un severo cuello de botella de ancho de banda. El detector lee aproximadamente 320,000 canales de fotomultiplicadores de silicio (SiPM) a una tasa de cruce de haces (bunch-crossing) de 100 MHz. A lo largo de la vida útil del experimento, se proyecta que la tasa de conteo oscuro (DCR) de los SiPM aumentará a ~300 kHz por canal debido al daño por radiación. Esto resulta en una salida agregada bruta de ~6.8 Tbit/s, lo que excede significativamente el ancho de banda de egreso disponible de 30 Gbit/s hacia el primer nivel de procesamiento fuera del detector (Echelon-0).

El desafío central es un problema de discriminación temporal: los impactos de Cherenkov genuinos provenientes de señales de física se agrupan dentro de una estrecha ventana de ~2 ns del intervalo de cruce de haces de 10 ns, mientras que los impactos de DCR están distribuidos uniformemente en la ventana completa de 10 ns. El sistema requiere un factor de reducción de datos en línea de al menos 5 para descartar cruces que contengan solo DCR no correlacionado, preservando al mismo tiempo todos los cruces con contenido de física potencial. Aunque se han propuesto redes neuronales densas (MLP) para esta tarea, la fina estructura temporal y los requisitos de alto rendimiento sugieren que las Redes Neuronales de Impulsos (SNN, por sus siglas en inglés) podrían ser una alternativa más eficiente y dirigida por eventos.

Metodología
Los autores proponen un pipeline de reducción de datos en línea de dos etapas implementado en FPGAs, aprovechando la dinámica temporal intrínseca de las SNN:

1. Etapa 1: Codificador de Coincidencia Temporal (Por PDU)

   • Arquitectura: Se asigna una única neurona de tipo Leaky-Integrate-and-Fire (LIF) a cada Unidad de Detección Fotónica (PDU), la cual agrega 256 canales de SiPM.
   • Mecanismo: El codificador integra los impactos entrantes a lo largo del tiempo. Debido a la distribución uniforme del DCR, el potencial de membrana se fuga más rápido de lo que se acumula, manteniendo la neurona en silencio. Por el contrario, los impactos de Cherenkov agrupados (dentro de ~2 ns) provocan un rápido aumento de voltaje, disparando un impulso (spike).
   • Restricción: El sistema impone una política de "un solo impulso por cruce de haces", emitiendo como máximo un impulso por PDU por cada cruce.
   • Implementación de Hardware: Se utiliza un modelo LIF especializado y altamente aproximado (pesos uniformes, membrana de un solo bit, fuga basada en desplazamientos) para resolver las discrepancias de formato de datos front-end (empaquetado de hasta 4 impactos por palabra) en un solo ciclo de reloj. Esta etapa logra una esparsidad de datos de >90% antes de aplicar cualquier clasificador aprendido.

2. Etapa 2: Clasificador SNN Distribuido

   • Topología: Una red de dos niveles que refleja la disposición física del detector.
     • Redes de Subsector: 30 subredes (una por cada placa de Agregación y Manipulación de Datos, DAM) procesan los 42 outputs del codificador de sus respectivos subsectores. Cada una utiliza una capa oculta de 16 neuronas y una capa de salida de 4 neuronas.
     • Red de Agregación: Una red central en una placa de Procesador de Disparo (TP) dedicada concatena las 120 características locales (30 subsectores × 4 características) y clasifica el evento como "Señal+Ruido" o "Solo-Ruido".
   • Estrategia de Inferencia: El sistema emplea una estrategia de "salida temprana" (early-exit). Si la neurona de "Señal" se dispara un número configurable de veces ($E_T$) de forma temprana en la secuencia de inferencia, el proceso se detiene inmediatamente. Esto reduce significamente la latencia promedio, ya que los eventos de Señal impulsan un disparo temprano, mientras que los de Ruido permanecen mayormente silenciosos.
   • Plataforma de Hardware: El clasificador se ejecuta en la arquitectura neuromórfica multi-núcleo AIGOR desplegada en FPGAs AMD Versal Premium, utilizando la Representación de Eventos por Dirección (AER) para el enrutamiento de impulsos.

Contribuciones Clave

• Metodología de Extremo a Extremo: El artículo presenta un pipeline completo desde los impactos de SiPM crudos hasta las decisiones de disparo, integrando un codificador temporal optimizado para hardware con un clasificador SNN distribuido.
• Co-diseño de Hardware-Software: Los autores demuestran que la configuración del codificador más eficiente para el hardware (un detector de coincidencia de un solo bit) coincide con el punto óptimo en la frontera de Pareto de precisión-latencia.
• Caracterización de SNN en FPGA con Enrutamiento AER: Este trabajo proporciona una caracterización detallada de un pipeline SNN en el límite de un front-end de Física de Altas Energías (HEP), identificando el tráfico de sincronización en la ejecución impulsada por pasos de tiempo (timestep-driven) como el principal cuello de botella del rendimiento.
• Validación: El sistema se valida mediante simulación de software con eventos ePIC simulados y ejecución de hardware en un banco de pruebas de un solo subsector utilizando una FPGA AMD Versal Premium VPK180.

Resultados

• Desempeño de Clasificación: En eventos simulados a través de todo el rango de DCR (25–300 kHz), el sistema logra una Tasa de Verdaderos Positivos (TPR) > 94% y una Tasa de Verdaderos Negativos (TNR) ≥ 80%.
• Esparsidad: El codificador LIF por sí solo reduce el volumen de datos en >90%, bajando la carga post-codificador a ~60–120 impulsos por cruce de haces en todo el detector.
• Latencia: Con un umbral de salida temprana de $E_T=1$, la latencia de clasificación promedio cae a ~2 pasos de tiempo algorítmicos (de un máximo de 10), con una latencia del percentil 99 de ~5 pasos de tiempo.
• Rendimiento de Hardware: Una prueba de concepto de hardware en un solo subsector logró un rendimiento medido de ~1.7 MHz. Los autores señalan que esto está por debajo de la tasa objetivo de 100 MHz de cruce de haces.
• Robustez de Cuantización: El sistema mantiene su desempeño con una cuantización de punto fijo agresiva (hasta representaciones de 4 bits), validando el uso de aritmética de baja precisión para la eficiencia de recursos.

Significancia y Reivindicaciones
El artículo posiciona este trabajo como una demostración concreta de las SNN en un pipeline completo de Adquisición de Datos (DAQ) de Física de Altas Energías (HEP), un dominio donde su integración se ha limitado a trabajos exploratorios tempranos. Los autores afirman que la combinación de un codificador de coincidencia temporal y un SNN distribuido ofrece una plantilla para otras aplicaciones de detectores impulsadas por el tiempo que operan a altas tasas.

La significancia radica en abordar las restricciones específicas del detector dRICH: el codificador aprovecha la fuerza temporal nativa de las SNN para filtrar el ruido antes de la clasificación, mientras que la arquitectura distribuida respeta la topología de lectura física. Los autores reconocen modestamente que el rendimiento de hardware actual (1.7 MHz) aún no cumple con el requisito de 100 MHz. Identifican el principal cuello de botella como el tráfico de sincronización inherente a la ejecución impulsada por pasos de tiempo en las telas (fabrics) AER. El artículo concluye que evolucionar el modelo de ejecución hacia dinámicas dirigidas por eventos, junto con paquetes AER de múltiples impulsos y frecuencias de reloj más altas, constituye la ruta de optimización necesaria para alcanzar la tasa objetivo.