Online Data Reduction with Spiking Neural Networks: A Temporal-Coincidence Encoder and Distributed SNN for the ePIC dRICH Detector

기술 요약: ePIC dRICH 검출기를 위한 스파이킹 신경망 기반 온라인 데이터 저감

문제 정의
Electron-Ion Collider(EIC)의 ePIC 실험에 사용되는 이중 복사체 링 이미징 체렌코프(dRICH) 검출기는 심각한 대역폭 병목 현상에 직면해 있다. 이 검출기는 100 MHz의 번치 교차(bunch-crossing) 속도로 약 320,000개의 실리콘 광증폭기(SiPM) 채널을 읽어낸다. 실험 전체 기간 동안, 방사선 손상으로 인해 SiPM의 암계수율(Dark Count Rate, DCR)은 채널당 약 300 kHz까지 상승할 것으로 예상된다. 이는 결과적으로 약 6.8 Tbit/s의 총 출력량을 발생시키며, 이는 첫 번째 오프-디텍터 처리 계층(Echelon-0)으로 전달 가능한 30 Gbit/s의 유출 대역폭을 크게 초과하는 수치이다.

핵심 과제는 시간적 판별 문제이다. 실제 체렌코프 히트(hit)는 물리 신호와 함께 10 ns 번치 교차 간격 내의 좁은 ~2 ns 창(window) 안에 클러스터링되는 반면, DCR 히트는 10 ns 전체 창에 걸쳐 균일하게 분포한다. 시스템은 물리적 콘텐츠가 포함될 가능성이 있는 모든 교차를 보존하면서, 상관관계가 없는 DCR만을 포함하는 교차를 버리기 위해 최소 5 이상의 온라인 데이터 저감 계수를 필요로 한다. 밀집형 신경망(MLP)이 이 작업에 제안되기도 했으나, 미세한 타이밍 구조와 높은 처리량 요구 사항은 스파이킹 신경망(SNN)이 더 효율적인 이벤트 기반 대안이 될 수 있음을 시사한다.

방법론
저자들은 SNN의 고유한 시간적 역학을 활용하여 FPGA에 구현된 2단계 온라인 데이터 저감 파이프라인을 제안한다:

1. 1단계: 시간적 일치 인코더 (Per-PDU)

   • 아키텍처: 256개의 SiPM 채널을 집계하는 각 광 검출 단위(Photo Detection Unit, PDU)에 단일 Leaky-Integrate-and-Fire(LIF) 뉴런이 할당된다.
   • 메커니즘: 인코더는 유입되는 히트를 시간에 따라 적분한다. DCR의 균일한 분포로 인해, 뉴런의 막 전위(membrane potential)는 축적되는 속도보다 빠르게 누설(leak)되어 뉴런을 침묵 상태로 유지한다. 반대로, 클러스터링된 체렌코프 히트(~2 ns 이내)는 급격한 전압 상승을 일으켜 스파이크를 트리거한다.
   • 제약 조건: 시스템은 "번치 교차당 단일 스파이크" 정책을 강제하며, 번치 교차당 PDU당 최대 하나의 스파이크만을 출력한다.
   • 하드웨어 구현: 프런트엔드 데이터 포맷 불일치(최대 4개의 히트를 하나의 워드로 패킹)를 단일 클록 사이클 내로 해결하기 위해 특화된 고도로 근사화된 LIF 모델(균일 가중치, 단일 비트 막, 시프트 기반 누설)이 사용된다. 이 단계는 학습된 분류기가 적용되기 전에 90% 이상의 데이터 희소화(sparsification)를 달alog 달성한다.

2. 2단계: 분산 SNN 분류기

   • 토폴로지: 2계층 네트워크가 물리적 검출기 레이아웃을 모방한다.
     • 서브 섹터 네트워크: 각 서브 섹터의 42개 인코더 출력을 처리하는 30개의 서브 네트워크(DAM 보드당 하나)가 작동한다. 각 네트워크는 16개 뉴런의 은닉층과 4개 뉴런의 출력층을 사용한다.
     • 집계 네트워크: 전용 트리거 프로세서(TP) 보드의 중앙 네트워크가 120개의 로컬 특징(30개 서브 섹터 × 4개 특징)을 결합하여 이벤트를 "신호+노이즈(Signal+Noise)" 또는 "노이즈 전용(Noise-Only)"으로 분류한다.
   • 추론 전략: 시스템은 "조기 종료(early-exit)" 전략을 채택한다. 만약 "신호(Signal)" 뉴런이 추론 시퀀스 초기에 설정된 횟수($E_T$)만큼 발화하면, 프로세스가 즉시 중단된다. 이는 노이즈 이벤트는 거의 침묵하는 반면 신호 이벤트는 조기 발화를 유도하므로 평균 지연 시간을 크게 줄인다.
   • 하드웨어 플랫폼: 분류기는 AMD Versal Premium FPGA에 배치된 AIGOR 멀티 코어 뉴로모픽 아키텍처에서 실행되며, 스파이크 라우팅을 위해 주소 이벤트 표현(Address-Event Representation, AER)을 사용한다.

주요 기여

• 엔드 투 엔드 방법론: 저자들은 하드웨어에 최적화된 시간적 일치 인코더와 분산 SNN을 통합하여, 원시 SiPM 히트로부터 트리거 결정에 이르는 완전한 파이프라인을 제시한다.
• 하드웨어-소프트웨어 공동 설계: 저자들은 가장 하드웨어 효율적인 인코더 구성(단일 비트 일치 검출기)이 정확도-지연 시간 파레토 최적점(Pareto frontier)과 일치함을 입증한다.
• AER 라우팅 FPGA SNN 특성화: 본 연구는 고에너지 물리학(HEP) 프런트엔드 경계에서의 SNN 파이프라인을 상세히 특성화하며, 타임스텝 기반 실행에서의 동기화 트래픽이 주요 처리량 병목임을 식별한다.
• 검증: 시스템은 시뮬레이션된 ePIC 이벤트와 AMD Versal Premium VPK180 FPGA 상의 단일 서브 섹터 테스트베드에서의 하드웨어 실행을 통해 검증되었다.

결과

• 분류 성능: 전체 DCR 범위(25–300 kHz)에 걸친 시뮬레이션된 이벤트에 대해, 시스템은 참 양성률(TPR) > 94% 및 참 음성률(TNR) $\ge$ 80%를 달성한다.
• 희소화: LIF 인코더만으로 데이터 볼륨을 90% 이상 감소시켜, 인코더 후의 부하를 전체 검출기에 걸쳐 번치 교차당 약 60–120개의 스파이크로 낮춘다.
• 지연 시간: $E_T=1$인 조기 종료 임계값 사용 시, 평균 분류 지연 시간은 최대 10 단계에서 약 2 알고리즘 타임스텝으로 감소하며, 99백분위수 지연 시간은 약 5 타임스텝이다.
• 하드웨어 처리량: 단일 서브 섹터에 대한 하드웨어 개념 증명 결과, 약 1.7 MHz의 측정된 처리량을 달성했다. 저자들은 이것이 목표인 100 MHz 번치 교차 속도보다 낮다는 점을 언급했다.
• 양자화 강건성: 시스템은 공격적인 고정 소수점 양자화(최대 4비트 표현까지)에서도 성능을 유지하여, 자원 효율성을 위한 저정밀도 산술 사용의 타당성을 입증했다.

의의 및 주장
본 논문은 SNN이 완전한 HEP 데이터 획득(DAQ) 파이프라인 내에서 구체적으로 구현된 사례로서, 이 영역에서의 통합이 초기 탐색적 연구에 국한되었던 상황에서 중요한 위치를 차지한다. 저자들은 시간적 일치 인코더와 분산 SNN의 결합이 다른 고율 동작 타이밍 기반 검출기 애플리케이션을 위한 템플릿을 제공한다고 주장한다.

본 연구의 의의는 dRICH 검출기의 특정 제약 조건을 해결하는 데 있다. 인코더는 분류 전 노이즈를 필터링하기 위해 SNN의 고유한 시간적 강점을 활용하며, 분산 아키텍처는 물리적 판독 토폴로지를 존중한다. 저자들은 현재의 하드웨어 처리량(1.7 MHz)이 아직 100 MHz 요구 사항을 충족하지 못한다는 점을 겸허히 인정한다. 그들은 주요 병목 현상이 AER 패브릭 상의 타임스텝 기반 실행에 내재된 동기화 트래픽이라고 식별했다. 논문은 이벤트 구동 역학(event-driven dynamics)으로의 실행 모델 진화와 멀티 스파이크 AER 패킷 및 더 높은 클록 주파수의 결합이 목표 속도에 도달하기 위한 필수적인 최적화 경로라고 결론짓는다.