DBNN: Neural Spike Classification Using a Deep Binarized Neural Network

Sintesi Tecnica: DBNN: Classificazione di Spike Neural tramite una Rete Neurale Profonda Binarizzata

Problematica
Le interfacce cervello-computer impiantabili (iBCI) affrontano vincoli stringenti riguardanti la dissipazione di potenza, l'area del silicio e la latenza end-to-end. Un collo di bottiglia critico in questi sistemi è la trasmissione di registrazioni extracellulari ad alta frequenza, che consuma una larghezza di banda e una potenza significative. Sebbene il sorting degli spike on-chip possa ridurre i tassi di dati trasmettendo solo treni di spike discreti, le pipeline di sorting convenzionali (che coinvolgono filtraggio, rilevamento, estrazione delle caratteristiche e clustering) o le reti neurali profonde (DNN) a precisione completa sono spesso troppo esigenti in termini di risorse per dispositivi impiantabili. Le DNN a precisione completa richiedono una memoria sostanziale per i parametri e eseguono operazioni di moltiplica-accumulo (MAC) in virgola mobile costose, rendendole difficili da implementare su hardware con risorse limitate senza compromettere le prestazioni in tempo reale o i budget di potenza.

Metodologia
Gli autori propongono una Rete Neurale Profonda Binarizzata (DBNN) orientata all'hardware, progettata specificamente per il sorting di spike neurali in tempo reale. La metodologia integra il design algoritmico con i vincoli hardware attraverso i seguenti componenti:

1. Pipeline di Pre-classificazione:

   • Rilevamento: Utilizza un Operatore di Energia Non Lineare (NEO) per calcolare l'energia del segnale e rilevare gli spike basandosi su una soglia dinamica.
   • Allineamento e Riduzione: Le forme d'onda rilevate (inizialmente di 64 campioni) vengono allineate al loro picco e ritagliate a 48 campioni. Queste vengono poi sottocampionate con un fattore di 3 in un vettore compatto di 16 campioni, preservando le informazioni sulla forma pur riducendo la dimensionalità.
   • Quantizzazione: Il vettore di input di 16 campioni viene normalizzato nell'intervallo $[-1, 1]$ e quantizzato in interi con segno a 8 bit.

2. Architettura DBNN:

   • Topologia: Una rete completamente connessa 16–256–256–3 (16 nodi di input, due strati nascosti con 256 neuroni e 3 neuroni di output per classificare tre neuroni distinti).
   • Binarizzazione: I pesi e le attivazioni degli strati nascosti sono vincolati a $\pm 1$ (valori bipolari). Ciò elimina i moltiplicatori negli strati nascosti, sostituendoli con l'accumulazione controllata dal segno (Strato 1) e operazioni XNOR-popcount (Strato 2).
   • Batch Normalization (BN): La BN è impiegata durante l'addestramento per stabilizzare le distribuzioni di pre-attivazione e migliorare la convergenza, specialmente in condizioni rumorose. Durante l'inferenza, i parametri della BN vengono incorporati nei processi di soglia degli strati di attivazione, preservando la semplicità hardware senza aggiungere overhead computazionale.
   • Strato di Output: A differenza degli strati nascosti, lo strato di output utilizza pesi e bias a virgola fissa per mantenere la fedeltà della classificazione. La classe finale è determinata tramite un'operazione ArgMax sui tre logit grezzi, omettendo la funzione Softmax, che è computazionalmente costosa.

3. Implementazione Hardware:

   • FPGA: Prototipata su un dispositivo Intel Cyclone V. Il design utilizza accumulatori a multiplexing temporale e primitive logiche (XNOR, popcount) per evitare completamente l'uso di blocchi DSP.
   • ASIC: Sintetizzata utilizzando un flusso di processo FreePDK45 con Synopsys Design Compiler e Cadence Innovus.

Contributi Chiave

• Prima DBNN in Tempo Reale per il Sorting di Spike: Il documento introduce la prima Rete Neurale Profonda Binarizzata specificamente progettata per il sorting di spike neurali in tempo reale, bilanciando la dimensione dei dati di input con la profondità della rete.
• Inferenza Senza Moltiplicatori: Binarizzando gli strati nascosti, il sistema ottiene un'inferenza dominata da logica bit-wise e accumulazione controllata dal segno, riducendo drasticamente potenza e area rispetto a reti a precisione completa o anche parzialmente quantizzate.
• Co-Design Hardware-Software: L'architettura è ottimizzata per circuiti integrati a basso consumo, caratterizzata da uno strato di output a virgola fissa per preservare l'accuratezza mantenendo l'efficienza degli strati nascosti binarizzati.
• Robustezza tramite Batch Normalization: Lo studio dimostra che l'integrazione della BN durante l'addestramento (con il folding delle soglie durante l'inferenza) migliora significativamente la robustezza contro il rumore e la sovrapposizione delle forme d'onda, una sfida comune nel sorting degli spike.

Risultati Sperimentali
Il sistema è stato valutato su dataset sintetici e in-vivo:

• Accuratezza: La DBNN ha raggiunto un'accuratezza di classificazione mediana del 98,7% su entrambi i dataset sintetici e in-vivo.
  • Sui dati sintetici, il modello ha mantenuto un'alta accuratezza (93–99%) anche in condizioni di alto rumore (fino al 20% di deviazione standard del rumore), superando significativamente gli approcci precedenti BNN e PBNN, specialmente in scenari di spike sovrapposti e difficili.
  • Sui dati in-vivo di primati, l'inclusione della BN ha migliorato l'accuratezza media del canale dall'84,16% al 98,23%.
• Prestazioni FPGA: Operando a 50 MHz, il classificatore elabora uno spike in 528 cicli, risultando in una latenza di calcolo di 0,01 ms (10,56 $\mu$s). Consuma 828 Adaptive Logic Modules (ALM) e 1023 registri, utilizzando zero blocchi DSP.
• Fattibilità ASIC: I risultati della sintesi indicano un'area del silicio di 0,014 mm² e un consumo di potenza stimato di 122 nW a 20 kHz sotto un'alimentazione di 1,1 V.
• Riduzione dei Dati: Il sistema ottiene una riduzione del tasso di dati di circa 2667$\times$ trasmettendo ID di spike discreti invece di forme d'onda grezze.

Significatività e Rivendicazioni
Il documento afferma che il sorter di spike DBNN proposto offre un favorevole compromesso tra accuratezza della classificazione e costo di implementazione, rendendolo altamente adatto per interfacce neurali impiantabili a basso consumo. Raggiungendo un'elevata accuratezza (98,7%) con un overhead hardware estremamente basso (0,014 mm², 122 nW) e un'operazione senza moltiplicatori, il sistema affronta i vincoli critici di potenza e area delle iBCI. Gli autori sostengono che questo lavoro stabilisce un eccellente equilibrio tra la dimensione dei dati di input e la complessità della rete, consentendo il sorting di spike on-node in tempo reale che riduce la larghezza di banda della telemetria mantenendo un decoding neurale affidabile. I risultati suggeriscono che le reti profonde binarizzate, se combinate con tecniche di addestramento appropriate come la batch normalization, possono superare i limiti di accuratezza tipicamente associati alla quantizzazione aggressiva nell'elaborazione dei segnali neurali.