Vogls: a Fast Interactive Full-timing Simulator for Pre-silicon Power Side-Channel Analysis
Il documento presenta Vogls, un simulatore Verilog open-source che combina le prestazioni del codice compilato con la simulazione temporale completa e il controllo granulare dello stato per generare efficientemente ampie collezioni di tracce per l'analisi dei canali laterali di potenza pre-silicio, superando significativamente gli strumenti esistenti in velocità e accuratezza.
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Immaginate di essere un maestro fabbro di serrature, ma invece di costruire serrature per porte, costruite casseforti digitali per proteggere segreti come password e chiavi di cifratura. Per anni, l'unico modo per testare se la vostra cassaforte fosse davvero sicura era costruire un prototipo fisico, consegnarlo a una squadra di esperti ladri e vedere se riuscivano a scassinarla. Se ci riuscivano, dovevate smantellarla, riprogettarla e costruirne una nuova. Questo processo era incredibilmente costoso, lento e frustrante.
Nel mondo dei chip per computer, questo "prototipo fisico" è il chip di silicio effettivo. Ma prima che gli ingegneri versino silicio fuso negli stampi, creano un progetto digitale. La grande domanda è: possiamo testare questi progetti per le perdite di "canale laterale" (side-channel) senza costruire l'oggetto reale? Una perdita di canale laterale è come una cassaforte che non si limita a essere scassinata, ma rivela i suoi segreti emettendo un ronzio, brillando di un certo colore o utilizzando una specifica quantità di elettricità quando lavora. Se un hacker può misurare questi minuscoli indizi fisici, può scoprire il codice segreto all'interno. Per fermare questo, i ricercatori hanno bisogno di un modo per simulare il comportamento del chip su un computer, osservando ogni minuscolo sussulto elettrico per vedere se sta perdendo informazioni. Il problema è che gli attuali strumenti informatici sono o troppo lenti per eseguire i milioni di test necessari, o troppo semplici per catturare i glitch sottili e veloci dove si nascondono i segreti.
È qui che entra in gioco un nuovo strumento chiamato Vogls. Pensate a Vogls come a un motore di un videogioco super-potenziato e capace di viaggiare nel tempo, progettato specificamente per i ricercatori di sicurezza. Nel loro articolo, gli autori presentano Vogls come un simulatore veloce e interattivo che può eseguire il design di un chip digitale con estrema precisione. A differenza dei vecchi simulatori che sono come guardare un film al rallentatore, Vogls è costruito per girare ad alta velocità, permettendo ai ricercatori di raccogliere enormi quantità di dati rapidamente.
La scoperta principale dell'articolo è che Vogls è un punto di svolta per l'analisi "pre-silicio", il che significa testare i chip prima che vengano fisicamente costruiti. I ricercatori hanno dimostrato che Vogls può simulare un complesso design di chip con annotazione temporale 5,9 volte più velocemente di uno popolare strumento open-source chiamato Icarus Verilog. Sebbene sia circa il 30% più lento di un altro strumento chiamato Verilator su un design specifico, Vogls offre qualcosa che Verilator non può offrire: può simulare i minuscoli glitch temporali a frazioni di secondo che spesso causano perdite di sicurezza.
La funzione più magica di Vogls, tuttavia, è la sua capacità di "forkare" (ramificare) la simulazione. Immaginate di giocare a un videogioco in cui dovete attraversare un lungo e noioso corridoio (la fase di setup) per arrivare a un forziere (la parte che volete studiare). Nei vecchi simulatori, dovevate percorrere tutto il corridoio ogni volta che volevate provare una chiave diversa. Con Vogls, potete percorrere il corridoio una volta, poi premere un "punto di salvataggio" proprio prima del forziere. Potete quindi creare un clone del vostro stato di gioco, provare una chiave diversa e vedere istantaneamente cosa succede, senza dover mai più percorrere il corridoio. Questo permette ai ricercatori di eseguire migliaia di test in una frazione del tempo.
Gli autori hanno testato Vogls utilizzandolo per eseguire un attacco di "Analisi Differenziale della Potenza" su una serratura digitale (un design di cifratura AES). Sono riusciti con successo a usare il simulatore per recuperare la chiave segreta a tre diversi livelli di dettaglio: dal progetto di alto livello (RL), alla mappa a livello di gate (GTL), e infine alla mappa temporale completa che include ogni minuscolo ritardo. I risultati hanno mostrato che, sebbene i modelli più dettagliati richiedano più dati per violare il codice, Vogls può gestire tutti essi in modo efficiente.
L'articolo sostiene esplicitamente l'idea che non dobbiamo aspettare che i chip siano costruiti per testare queste perdite. Evidenzia anche che gli strumenti attuali sono inadatti per l'enorme numero di test brevi e variabili necessari per l'analisi di sicurezza. Gli autori sono fiduciosi nei loro risultati basati su queste simulazioni, dimostrando che Vogls rende pratici controlli di sicurezza precedentemente impossibili. Notano, tuttavia, che Vogls è ancora uno strumento nuovo rispetto agli standard consolidati dell'industria e che attualmente si concentra su caratteristiche specifiche necessarie per la sicurezza piuttosto che su ogni singola caratteristica del linguaggio Verilog. Rendendo Vogls open-source, gli autori sperano di invitare altri ad aiutare a costruire strumenti migliori per mantenere sicure le nostre casseforti digitali prima ancora che venga prodotto un singolo chip.
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