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PIP-NTT: Towards a Scalable Memory-Parallelized Accelerator for Iterative NTT in PQC

Il documento propone PIP-NTT, un acceleratore hardware scalabile e parallelizzato in memoria per le trasformate numeriche di tipo NTT iterative nella crittografia post-quantistica che utilizza quattro blocchi di memoria più piccoli e un'architettura di riscalamento priva di moltiplicazioni per raggiungere un'efficienza area-tempo significativamente superiore rispetto ai design esistenti.

Autori originali: Malik Imran, Ayesha Khalid, Ciara Rafferty, Safiullah Khan, Muhammad Rashid, Maire O'Neill

Pubblicato 2026-07-22

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CC BY 4.0

Autori originali: Malik Imran, Ayesha Khalid, Ciara Rafferty, Safiullah Khan, Muhammad Rashid, Maire O'Neill

Articolo originale sotto licenza CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/). ✨ Questa è una spiegazione generata dall'IA dell'articolo qui sotto. Non è stata scritta né approvata dagli autori. Per precisione tecnica, consulta l'articolo originale. Leggi il disclaimer completo

Immaginate un mondo in cui le serrature che proteggono il vostro conto bancario, i vostri messaggi privati e persino i segreti nazionali siano fatte di carta. Per decenni, ci siamo affidati a enigmi matematici come la fattorizzazione di enormi numeri per mantenere sicure queste serrature. Ma gli scienziati hanno scoperto che i futi computer "quantistici", che operano sulle strane regole della fisica quantistica, potrebbero fare a pezzi queste serrature di carta in pochi secondi usando un trucco chiamato algoritmo di Shor. Per fermare questo, i crittografi stanno costruendo nuove serrature super-resistenti basate sui "reticoli" (lattice)—complessi griglie multidimensionali di numeri. Queste nuove serrature sono le eroine della "Crittografia Post-Quantistica" (PQC). Tuttavia, c'è un problema: queste nuove serrature sono incredibilmente pesanti e lente da usare perché richiedono una quantità massiccia di calcoli numerici. Per renderle pratiche per il vostro telefono o un termostato intelligente, dobbiamo costruire dei motori hardware speciali e fulminei, capaci di eseguire questi calcoli in modo efficiente senza esaurire la batteria o occupare troppo spazio. Questa è la sfida affrontata da un team di ricercatori che vuole rendere queste nuove serrature digitali abbastanza veloci per il mondo reale.

Il documento che state per leggere introduce un nuovo motore hardware chiamato PIP-NTT, progettato per velocizzare una specifica e cruciale operazione matematica chiamata Trasformata Numerica di Number Theoretic (NTT). Pensate alla NTT come a un nastro trasportatore magico che riorganizza un mucchio di numeri in modo che possano essere moltiplicati tra loro istantaneamente. Nel mondo della crittografia basata sui reticoli (come lo schema ML-KEM recentemente standardizzato dal NIST), questa operazione è il battito cardiaco del sistema. Se la NTT è lenta, l'intero sistema di sicurezza si blocca. I ricercatori hanno scoperto che gli motori esistenti per questo compito erano spesso bloccati nell'uso di un sistema di memoria "ping-pong", dove i dati dovevano rimbalzare avanti e indietro tra due grandi contenitori di archiviazione, creando un ingorgo che rallentava tutto. Hanno anche notato che l'ultimo passaggio del processo utilizzava un metodo pesante e dispendioso in termini di energia per pulire i numeri.

Per risolvere questo problema, gli autori hanno costruito un motore più intelligente e snello. Invece di due enormi contenitori di archiviazione, hanno utilizzato quattro contenitori più piccoli e veloci che lavorano in parallelo, permettendo ai dati di fluire attraverso il sistema senza mettersi in coda. Hanno anche sostituito l'ultimo passaggio di pulizia pesante con un trucco astuto e privo di moltiplicazioni che utilizza semplici addizioni e raddoppi, risparmiando un sacco di spazio e potenza. Combinando questi trucchi di memoria con un'unità "butterfly" altamente ottimizzata (il piccolo calcolatore che esegue l'effettiva matematica), hanno creato un design che è sia incredibilmente veloce che sorprendentemente piccolo. Quando hanno testato la loro creazione su un FPGA (field-programmable gate array)—un tipo di chip che può essere riprogrammato per agire come hardware personalizzato—hanno scoperto che era significativamente più efficiente di qualsiasi altra cosa attualmente presente in letteratura. Nello specifico, il loro design ha ottenuto un "Prodotto Area-Tempo" (una misura di quanto spazio e tempo il chip impiega per svolgere un lavoro) che era 2,67 volte migliore rispetto ai design che risparmiano più spazio e 1,48 volte migliore rispetto ai design ad alta velocità. Il risultato è un motore versatile e scalabile che potrebbe aiutare a proteggere il nostro futuro digitale contro la minaccia quantistica senza rompere il banco o la batteria.

Sintesi Tecnica: PIP-NTT: Verso un Acceleratore Scalabile e Parallelizzato in Memoria per l'NTT Iterativo nella PQC

Problematica
La crittografia post-quantistica (PQC) basata su reticoli, specificamente schemi come ML-KEM (Kyber) e ML-DSA (Dilithium) standardizzati dal NIST, si affida pesantemente alla Trasformata Numerica di NTT (Number Theoretic Transform) per una moltiplicazione efficiente dei polinomi. Gli esistenti acceleratori hardware per l'NTT iterativa affrontano un compromesso tra throughput e utilizzo delle risorse. Le progettazioni ad alto throughput impiegano spesso un deep pipelining e grandi array di memoria o molteplici unità butterfly, il che comporta un overhead di area sostanziale, non adatto a piattaforme con risorse limitate. Al contrario, le progettazioni ottimizzate per l'area si affidano frequentemente a schemi di memoria "ping-pong" e singole unità butterfly. Sebbene questi riducano l'impronta hardware, limitano intrinsecamente la scalabilità, il parallelismo e l'ottimizzazione della frequenza, creando colli di bottiglia nelle prestazioni. Inoltre, il passaggio di riscalamento (rescaling) richiesto dopo l'Inverse NTT (INTT) può comportare moltiplicazioni modulari o divisioni costose, aggiungendo ritardo al percorso critico.

Metodologia
Gli autori propongono "PIP-NTT", un acceleratore NTT unificato, in pipeline e parallelizzato in memoria, progettato per bilanciare l'efficienza dell'area con il throughput computazionale. La metodologia si basa su tre innovazioni principali:

Unità Butterfly Pipelined Unificata (DSE): Gli autori hanno condotto un'esplorazione dello spazio di progettazione (DSE) completa delle unità butterfly di Cooley–Tukey (CT) e Gentleman–Sande (GS). Hanno valutato otto varianti architettoniche, che vanno da un baseline non pipelined a progettazioni che utilizzano il pipelining coarse-grained e fine-grained. Il design ottimale, un'unità butterfly a 8 stadi in pipeline (8SP-BU), integra la riduzione modulare (utilizzando il metodo Barrett) e le operazioni aritmetiche con registri posizionati strategicamente all'interno del percorso dati per massimizzare la frequenza operativa minimizzando al contempo l'overhead di area.
Riscalamento Senza Moltiplicazione: Per il passaggio di riscalamento dell'INTT ( $a \cdot n^{-1} \mod q$ ), gli autori sfruttano la specifica congruenza del modulo di Kyber ( $q=3329$ ), dove $n^{-1} \equiv -13 \pmod{3329}$ . Invece di un complesso circuito di shift-add o di una divisione, implementano un'architettura leggera utilizzando raddoppi e addizioni modulari per calcolare $13a$ , seguita da una negazione condizionale. Ciò elimina la necessità di un moltiplicatore general-purpose in questo passaggio.
Strategia di Parallelizzazione della Memoria: Per superare i limiti dei tradizionali schemi di memoria ping-pong senza aumentare l'impronta totale della memoria, gli autori introducono una tecnica che utilizza quattro blocchi di memoria più piccoli (ciascuno di dimensione $n/4$ ) invece di due blocchi più grandi. I coefficienti sono memorizzati in coppie adiacenti. Una rete di swap basata su multiplexer riordina gli output in base all'offset ( $\delta$ ) dello stadio corrente. Ciò consente a due unità butterfly di operare contemporaneamente. Quando l'offset è grande ( $\delta \ge n/4$ ), vengono utilizzati tutti e quattro i blocchi di memoria e le due unità butterfly; quando l'offset è piccolo ( $\delta < n/4$ ), il sistema raggiunge un parallelismo parziale con due blocchi attivi. Questa strategia dimezza i cicli di clock rispetto ai design iterativi a singola unità mantenendo la stessa capacità totale di memoria.

Contributi Chiave

Architettura Butterfly Ottimizzata: Un'unità butterfly CT/GS unificata che raggiunge un incremento di frequenza da 46 MHz (baseline) a 298 MHz attraverso il fine-grained pipelining, con solo un overhead di area di 1,32×.
Riscalamento Efficiente: Un'architettura di riscalamento senza moltiplicazione per l'INTT che riduce l'uso di Slice e LUT rispettivamente di 1,67× e 1,84× rispetto a una standard implementazione shift-add a 7 termini.
Parallelismo di Memoria Scalabile: Una nuova organizzazione della memoria che utilizza quattro blocchi di dimensione $n/4$ e una rete di swap per abilitare il parallelismo parziale nell'NTT iterativa, riducendo i cicli di clock del 50% senza aumentare il costo totale della memoria.
Acceleratore Integrato (PIP-NTT): Un'implementazione FPGA completa che integra due unità butterfly ottimizzate e lo schema di parallelizzazione della memoria, supportando sia le trasformate Forward (FNTT) che Inverse (INTT) per i parametri di Kyber ( $n=256, q=3329$ ).

Risultati Sperimentali
Il design PIP-NTT è stato implementato su piattaforme FPGA Xilinx Virtex-7 e Artix-7.

Prestazioni: L'acceleratore opera a 200 MHz, computando una singola FNTT o INTT in 2,60 µs (520 cicli di clock).
Efficienza: In termini di Prodotto Area-Tempo (ATP), PIP-NTT raggiunge:
- Un'efficienza 2,67× superiore rispetto agli acceleratori NTT più ottimizzati per l'area presenti in letteratura.
- Un'efficienza 1,48× superiore rispetto agli acceleratori NTT ad alta velocità.
Utilizzo delle Risorse: Il design utilizza 156 slice, 426 LUT e 379 Flip-Flop su Virtex-7, dimostrando un'impronta estremamente compatta rispetto al suo throughput.

Significato e Rivendicazioni
Il documento afferma che PIP-NTT offre una soluzione versatile per il futuro dell'hardware crittografico, affrontando efficacemente i compromessi tra scalabilità ed efficienza inerenti ai design NTT iterativi. Decoppiando il parallelismo dal costo totale della memoria attraverso la proposta strategia di parallelizzazione della memoria, il design consente un alto throughput sotto vincoli di area ristretti. Gli autori sottolineano che l'architettura non è limitata a Kyber; la natura agnostica rispetto al radix e allo schema della strategia di memoria e il design modulare dell'unità butterfly permettono l'adattamento ad altri schemi PQC (come Dilithium) e a diverse dimensioni di anello con modifiche minime. Il lavoro posiziona PIP-NTT come un approccio equilibrato e risorsa-efficiente, adatto a diversi scenari di deployment, dai sistemi embedded ai data center.

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