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PIP-NTT: Towards a Scalable Memory-Parallelized Accelerator for Iterative NTT in PQC

El artículo propone PIP-NTT, un acelerador de hardware escalable y paralelizado en memoria para Transformadas de Números Teóricos iterativas en criptografía post-cuántica que utiliza cuatro bloques de memoria más pequeños y una arquitectura de reescalado libre de multiplicaciones para lograr una eficiencia de área-tiempo significativamente mayor en comparación con los diseños existentes.

Autores originales: Malik Imran, Ayesha Khalid, Ciara Rafferty, Safiullah Khan, Muhammad Rashid, Maire O'Neill

Publicado 2026-07-22

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CC BY 4.0

Autores originales: Malik Imran, Ayesha Khalid, Ciara Rafferty, Safiullah Khan, Muhammad Rashid, Maire O'Neill

Artículo original bajo licencia CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/). ✨ Esta es una explicación generada por IA del artículo a continuación. No ha sido escrita ni avalada por los autores. Para mayor precisión técnica, consulte el artículo original. Leer descargo de responsabilidad completo

Imagina un mundo donde las cerraduras que protegen tu cuenta bancaria, tus mensajes privados e incluso los secretos nacionales están hechas de papel. Durante décadas, hemos confiado en acertijos matemáticos como la factorización de números enormes para mantener estas cerraduras seguras. Pero los científicos han descubierto que las futuras computadoras "cuánticas", que operan bajo las extrañas reglas de la física cuántica, podrían destrozar estas cerraduras de papel en segundos usando un truco llamado el algoritmo de Shor. Para detener esto, los criptógrafos están construyendo nuevas cerraduras súper resistentes basadas en "retículos" (lattices): cuadrículas complejas y multidimensionales de números. Estas nuevas cerraduras son las heroínas de la "Criptografía Post-Cuántica" (PQC). Sin embargo, hay un inconveniente: estas nuevas cerraduras son increíblemente pesadas y lentas de usar porque requieren una cantidad masiva de cálculos numéricos. Para hacerlas prácticas para tu teléfono o un termostato inteligente, necesitamos construir motores de hardware especiales y ultrarrápidos que puedan realizar estos cálculos de manera eficiente sin agotar la batería o ocupar demasiado espacio. Este es el desafío que aborda un equipo de investigadores que quiere hacer que estas nuevas cerraduras digitales sean lo suficientemente rápidas para el mundo real.

El artículo que estás a punto de leer presenta un nuevo motor de hardware llamado PIP-NTT, diseñado para acelerar una operación matemática específica y crucial llamada la Transformada de Número Teórico (NTT). Piensa en la NTT como una cinta transportadora mágica que reorganiza un montón de números para que puedan multiplicarse entre sí instantáneamente. En el mundo de la criptografía basada en retículos (como el esquema ML-KEM recientemente estandarizado por el NIST), esta operación es el latido del sistema. Si la NTT es lenta, todo el sistema de seguridad se detiene. Los investigadores descubrieron que los motores existentes para este trabajo a menudo se quedaban atrapados usando un sistema de memoria de "ping-pong", donde los datos tenían que rebotar de un lado a otro entre dos grandes contenedores de almacenamiento, creando un atasco de tráfico que ralentizaba todo. También notaron que el paso final del proceso utilizaba un método pesado y voraz en energía para limpiar los números.

Para solucionar esto, los autores construyeron un motor más inteligente y optimizado. En lugar de dos contenedores de almacenamiento gigantes, utilizaron cuatro contenedores más pequeños y rápidos trabajando en paralelo, permitiendo que los datos fluyeran a través del sistema sin hacer fila. También reemplazaron el pesado paso de limpieza con un truco ingenioso y libre de multiplicaciones que utiliza sumas y duplicaciones simples, ahorrando una enorme cantidad de espacio y energía. Al combinar estos trucos de memoria con una unidad "mariposa" (butterfly) altamente optimizada (el diminuto calculador que realiza la matemática real), crearon un diseño que es tanto increíblemente rápido como sorprendentemente pequeño. Cuando probaron su creación en una matriz de puertas lógicas programable en campo (FPGA) —un tipo de chip que puede reprogramarse para actuar como hardware personalizado— descubrieron que era significativamente más eficiente que cualquier otra cosa actualmente en la literatura. Específicamente, su diseño logró un "Producto Área-Tiempo" (una medida de cuánto espacio y tiempo necesita el chip para realizar un trabajo) que fue 2.67 veces mejor que los diseños que más ahorran espacio y 1.48 veces mejor que los diseños de alta velocidad más rápidos. El resultado es un motor versátil y escalable que podría ayudar a asegurar nuestro futuro digital contra la amenaza cuántica sin romper el banco ni la batería.

Resumen Técnico: PIP-NTT: Hacia un acelerador escalable y paralelizado en memoria para la NTT iterativa en PQC

Planteamiento del Problema
La criptografía post-cuántica (PQC) basada en retículos, específicamente esquemas como ML-KEM (Kyber) y ML-DSA (Dilithium) estandarizados por el NIST, depende fuertemente de la Transformada Numérica de NTT (NTT) para una multiplicación de polinomios eficiente. Los aceleradores de hardware existentes para la NTT iterativa enfrentan un compromiso entre el rendimiento (throughput) y la utilización de recursos. Los diseños de alto rendimiento suelen emplear un pipelining profundo y grandes matrices de memoria o múltiples unidades de mariposa (butterfly units), lo que conlleva una sobrecarga de área sustancial no apta para plataformas con recursos limitados. Por el contrario, los diseños optimizados en área frecuentemente dependen de esquemas de memoria "ping-pong" y unidades de mariposa únicas. Si bien estos reducen la huella de hardware, limitan intrínsecamente la escalabilidad, el paralelismo y la optimización de la frecuencia, creando cuellos de botella en el rendimiento. Además, el paso de reescalado requerido después de la NTT inversa (INTT) a menudo implica multiplicaciones modulares o divisiones costosas, lo que añade retraso a la ruta crítica.

Metodología
Los autores proponen "PIP-NTT", un acelerador de NTT unificado, en pipeline y paralelizado en memoria, diseñado para equilibrar la eficiencia de área con el rendimiento computacional. La metodología se basa en tres innovaciones principales:

Unidad de Mariposa Unificada en Pipeline (DSE): Los autores realizaron una exploración exhaustiva del espacio de diseño (DSE) de las unidades de mariposa de Cooley–Tukey (CT) y Gentleman–Sande (GS). Evaluaron ocho variantes arquitectónicas, que van desde una línea base no pipelined hasta diseños que utilizan pipelining de grano grueso y fino. El diseño óptimo, una unidad de mariposa con pipeline de 8 etapas (8SP-BU), integra la reducción modular (usando el método Barrett) y operaciones aritméticas con registros colocados estratégicamente dentro de la ruta de datos para maximizar la frecuencia de operación minimizando la sobrecarga de área.
Reescalado Libre de Multiplicación: Para el paso de reescalado de la INTT ( $a \cdot n^{-1} \mod q$ ), los autores aprovechan la congruencia específica del módulo de Kyber ( $q=3329$ ), donde $n^{-1} \equiv -13 \pmod{3329}$ . En lugar de un circuito de suma-desplazamiento complejo o una división, implementan una arquitectura ligera utilizando duplicaciones y adiciones modulares para calcular $13a$ , seguido de una negación condicional. Esto elimina la necesidad de un multiplicador de propósito general en este paso.
Estrategia de Paralelismo de Memoria: Para superar las limitaciones de los esquemas tradicionales de memoria ping-pong sin aumentar la huella total de memoria, los autores introducen una técnica que utiliza cuatro bloques de memoria más pequeños (cada uno de tamaño $n/4$ ) en lugar de dos bloques más grandes. Los coeficientes se almacenan en pares adyacentes. Una red de intercambio basada en multiplexores reordena las salidas según el offset ( $\delta$ ) de la etapa actual. Esto permite que dos unidades de mariposa operen concurrentemente. Cuando el offset es grande ( $\delta \ge n/4$ ), se utilizan los cuatro bloques de memoria y ambas unidades de mariposa; cuando el offset es pequeño ( $\delta < n/4$ ), el sistema logra un paralelismo parcial con dos bloques activos. Esta estrategia reduce a la mitad los ciclos de reloj en comparación con los diseños iterativos de unidad única, manteniendo la misma capacidad total de memoria.

Contribuciones Clave

Arquitectura de Mariposa Optimizada: Una unidad de mariposa CT/GS unificada que logra un incremento de frecuencia de 46 MHz (línea base) a 298 MHz mediante pipelining de grano fino, con solo una sobrecarga de área de 1.32×.
Reescalado Eficiente: Una arquitectura de reescalado libre de multiplicación para la INTT que reduce el uso de Slices y LUTs en 1.67× y 1.84×, respectivamente, en comparación con una implementación estándar de suma-desplazamiento de 7 términos.
Paralelismo de Memoria Escalable: Una organización de memoria novedosa que utiliza cuatro bloques de tamaño $n/4$ y una red de intercambio para permitir el paralelismo parcial en la NTT iterativa, reduciendo los ciclos de reloj en un 50% sin aumentar el costo total de memoria.
Acelerador Integrado (PIP-NTT): Una implementación completa en FPGA de PIP-NTT que integra dos unidades de mariposa optimizadas y el esquema de paralelismo de memoria, soportando tanto transformadas directas (FNTT) como inversas (INTT) para los parámetros de Kyber ( $n=256, q=3329$ ).

Resultos Experimentales
El diseño PIP-NTT se implementó en plataformas FPGA Xilinx Virtex-7 y Artix-7.

Rendimiento: El acelerador opera a 200 MHz, computando una sola FNTT o INTT en 2.60 µs (520 ciclos de reloj).
Eficiencia: En términos del Producto Área-Tiempo (ATP), PIP-NTT logra:
- Una eficiencia 2.67× mayor comparada con los aceleradores de NTT más optimizados en área de la literatura.
- Una eficiencia 1.48× mayor comparada con los aceleradores de NTT de mayor velocidad.
Uso de Recursos: El diseño utiliza 156 slices, 426 LUTs y 379 Flip-Flops en la Virtex-7, demostrando una huella altamente compacta en relación con su rendimiento.

Significancia y Reivindicaciones
El artículo afirma que PIP-NTT ofrece una solución versátil para el futuro del hardware criptográfico al abordar eficazmente los compromisos de escalabilidad y eficiencia inherentes a los diseños de NTT iterativa. Al desacoplar el paralelismo del costo total de memoria mediante la estrategia de paralelismo de memoria propuesta, el diseño permite un alto rendimiento bajo restricciones estrictas de área. Los autores enfatizan que la arquitectura no se limita a Kyber; la naturaleza agnóstica al radix y al esquema de la estrategia de memoria y el diseño modular de la unidad de mariposa permiten la adaptación a otros esquemas de PQC (como Dilithium) y a variaciones en el tamaño de los anillos con modificaciones mínimas. El trabajo posiciona a PIP-NTT como un enfoque equilibrado y eficiente en recursos, adecuado para diversos escenarios de despliegue, desde sistemas embebidos hasta centros de datos.

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