Sintesi Tecnica: Correzione degli Errori Quantistici in Tempo Reale basata su FPGA per Codici Shor e Steane

1. Definizione del Problema

La correzione degli errori quantistici (QEC) per i qubit superconduttori richiede che un decodificatore classico operi entro il budget di coerenza degli ancilla, richiedendo tipicamente una latenza decisionale inferiore a un microsecondo. Gli attuali decodificatori software che girano su CPU o GPU raggiungono throughput di soli poche centinaia di migliaia di correzioni al secondo, restando di ordini di grandezza al di sotto delle prestazioni richieste in tempo reale. Inoltre, le latenze elevate dei loop software e gli overhead di invocazione delle GPU impediscono l'implementazione dei decodificatori nei loop di controllo serrati necessari per esperimenti di stabilizzatore multi-round. Sebbene i Field-Programmable Gate Arrays (FPGA) offrano un'elaborazione deterministica a bassa latenza, esiste una mancanza di design di riferimento completi e riproducibili per codici di stabilizzatore a distanza-3 che utilizzino la sintesi ad alto livello (HLS) e operino senza fare affidamento sulla memoria ad alta larghezza di banda (HBM), spesso riservata alla simulazione dello stato quantistico.

2. Metodologia

Gli autori hanno implementato, sintetizzato e testato una famiglia di tre kernel di decodifica QEC monolitici utilizzando Vitis HLS con l'obiettivo dell'FPGA Xilinx Alveo U55C (UltraScale+ XCVU55C). La filosofia del design si concentra su un'architettura monolitica in cui l'iniezione dell'errore, l'estrazione del sindrome, la decodifica, la correzione e la lettura logica avvengono all'interno di un'unica funzione che comunica esclusivamente tramite il bus di controllo AXI-Lite. Questo approccio evita l'accesso all'HBM e i trasferimenti DMA, mantenendo l'intero percorso dati on-chip (registri e BRAM), per minimizzare la latenza.

I tre kernel implementati sono:

1. Codice di ripetizione a 3 bit (rep3): Un riscaldamento pedagogico utilizzando un sindrome a 2 bit e un decodificatore LUTRAM a 4 voci.
2. Codice Shor (shor): Il codice concatenato [[9, 1, 3]] a nove qubit. Utilizza un sindrome a 8 bit e un decodificatore basato su LUT (Look-Up Table) con supporto BRAM da 256 voci.
3. Codice Steane (steane): Il codice CSS a sette qubit [[7, 1, 3]]. Questo kernel integra unicamente tre architetture di decodifica indipendentemente selezionabili all'interno di un singolo design, commutabili a runtime tramite un registro AXI-Lite:
   • LUT: Una ricerca diretta in BRAM.
   • Minimum-Weight Perfect Matching (MWPM): Un risolutore combinatorio utilizzando encoder di priorità.
   • Union-Find (UF): Un decodificatore basato su cluster utilizzando un singolo round di crescita sul grafo di Tanner.

Il sistema opera a una frequenza di clock di 300 MHz con un Intervallo di Iniziazione (II) di 1, il che significa che un sindrome viene elaborato per ogni ciclo di clock. È stato sviluppato uno specchio software in Python bit-exact per ogni decodificatore hardware per servire come oracolo di correttezza per la verifica lato host.

3. Contributi Chiave

Il documento presenta i seguenti contributi specifici:

• Prime Implementazioni HLS Complete: Codice sorgente Vitis HLS completo, report di sintesi e dati temporali per i decodificatori Shor e Steane mirati ad Alveo U55C.
• Architettura Monolitica AXI-Lite: Un design che raggiunge II=1 a 300 MHz (latenza di 17–20 ns) con un uso minimo delle risorse (<800 LUT6, <2 BRAM18K, 0 DSP), lasciando >99,9% del fabric FPGA disponibile per ospitare altri task.
• Kernel Multi-Decodificatore: Un singolo kernel Steane capace di passare tra le modalità di decodifica LUT, MWPM e UF senza nuova sintesi o ricaricamento del bitstream.
• Verifica Rigorosa: Un auto-test 27/27 per il codice Shor e un auto-test 21/21 per tutte e tre le modalità Steane contro tutti i singoli errori Pauli a un qubit.
• Analisi Monte Carlo: Analisi della soglia su modelli di errore a singolo Pauli e IID-depolarising (10^5 shot per punto), confermando tassi di errore logico inferiori al punto di break-even.
• Roadmap di Scalabilità: Un'analisi dell'espansione delle LUT rispetto alla larghezza del sindrome, quantificando il punto di transizione in cui i decodificatori iterativi (come il Belief Propagation) diventano necessari rispetto agli approcci basati su LUT.

4. Risultati

• Timing e Latenza: Entrambi i kernel Shor e Steane hanno rispettato il vincolo temporale di 300 MHz con un margine sostanziale. I ritardi del percorso critico stimati sono stati di 2,318 ns (Shor) e 1,941 ns (Steane), ben al di sotto del target di 3,33 ns. La latenza end-to-end è di circa 17 ns per Shor e 20 ns per Steane.
• Utilizzo delle Risorse: L'impronta totale delle risorse per tutti e tre i kernel è trascurabile, utilizzando meno dello 0,02% del fabric logico di U55C. Nello specifico, il kernel Steane utilizza 744 LUT6 e 2 blocchi BRAM18K.
• Throughput: Il kernel FPGA raggiunge 300 milioni di correzioni al secondo per unità di calcolo. Gli autori osservano che fino a 20 unità identiche possono essere istanziate su una singola scheda, producendo un throughput aggregato di 6 × 10^9 correzioni/s, ovvero tre o quattro ordini di grandezza superiore al tasso di produzione del sindrome degli attuali processori superconduttori (~10^6 Hz).
• Correttezza: Tutti i 27 errori Pauli a singolo qubit per il codice Shor e tutti i 63 casi di test (21 errori × 3 modalità) per il codice Steane hanno superato la verifica con zero flag di errore logico.
• Confronto tra Decodificatori: Per il codice Steane sotto rumore IID-depolarising, i decodificatori LUT, MWPM e UF hanno prodotto curve del tasso di errore logico statisticamente identiche. Ciò conferma che per i codici a distanza-3 con struttura di Hamming, l'approccio LUT più semplice è efficace quanto gli algoritmi più complessi per gli errori di peso-1.
• Tassi di Errore Logico: I codici hanno dimostrato un'operatività al di sotto della soglia. Il codice Shor ha fornito soppressione per tassi di errore fisico $p \lesssim 0.08$, e il codice Steane per $p \lesssim 0.10$.

5. Significato e Rivendicazioni

Il documento sostiene che, per i codici di stabilizzatore a distanza-3, il decodificatore QEC è fondamentalmente un problema di circuito classico (alberi XOR e lookup BRAM) piuttosto che un problema di simulazione quantistica. Di conseguenza, non richiede le massicce risorse (HBM, DSP) tipicamente associate alla simulazione di vettori di stato quantistici.

Gli autori sottolineano che l'architettura monolitica AXI-Lite è l'abilitatore chiave per la latenza sub-20-nanosecondi, poiché elimina i colli di bottiglia dell'accesso alla memoria off-chip. Il lavoro si pone come un componente "drop-in" per i loop di controllo in tempo reale, dimostrando che il decodificatore stesso non è l'ostacolo per il deployment in tempo reale; piuttosto, la sfida risiede nell'integrazione del sistema (la latenza del percorso di controllo dall'hardware quantistico all'FPGA e viceversa).

Lo studio si posiziona modestamente non come la creazione del decodificatore più veloce al mondo (riconoscendo i decodificatori ASIC per superficie che mirano a <1 ns), ma come un design di riferimento completo e riproducibile per codici a distanza-3 su hardware FPGA commerciale. Valida che una decodifica QEC ad alte prestazioni può essere ottenuta con un overhead hardware minimo, consentendo alla maggior parte del fabric FPGA di essere dedicata al simulatore di vettori di stato quantistici o a unità QEC parallele.