기술 요약: Shor 및 Steane 코드를 위한 FPGA 기반 실시간 양자 오류 정정

1. 문제 정의

초전도 큐비트에 대한 양자 오류 정정(QEC)은 보조 큐비트(ancilla qubits)의 결맞음 예산 내에서 동작하는 클래식 디코더를 필요로 하며, 이는 통상적으로 1마이크로초 미만의 결정 지연 시간(decision latency)을 요구한다. CPU 또는 GPU에서 실행되는 현재의 소프트웨어 기반 디코더는 초당 수십만 건의 정정만을 처리할 수 있는 처리량을 보여주며, 이는 요구되는 실시간 성능에 비해 몇 자릿수나 부족한 수준이다. 또한, 높은 지연 시간을 갖는 소프트웨어 루프와 GPU 호출 오버헤드는 다중 라운드 안정기(stabilizer) 실험에 필요한 긴밀한 제어 루프 내에 디코더를 배치하는 것을 방해한다. 필드 프로그래머블 게이트 어레이(FPGA)는 결정론적이고 저지연 처리를 제공하지만, 고대역폭 메모리(HBM)에 의존하지 않고 고수준 합성(HLS)을 활용하여 작동하는 거리-3 안정기 코드에 대한 완전하고 재현 가능한 참조 설계가 부족한 실정이다. (참고: HBM은 주로 양자 상태 시뮬레이션에 예약되어 있다.)

2. 방법론

저자들은 Vitis HLS를 사용하여 Xilinx Alveo U55C FPGA(UltraScale+ XCVU55C)를 타겟으로 하는 세 가지 모놀리식 QEC 디코더 커널 제품군을 구현, 합성 및 테스트하였다. 설계 철학은 오류 주입, 증후(syndrome) 추출, 디코딩, 정정 및 논리적 판독이 오직 AXI-Lite 제어 버스를 통해서만 통신하는 단일 함수 내에서 발생하는 모놀리식 아키텍처에 집중되어 있다. 이 접근 방식은 HBM 접근과 DMA 전송을 피함으로써 전체 데이터 경로를 온칩(레지스터 및 BRAM)에 유지하여 지연 시간을 최소화한다.

구현된 세 가지 커널은 다음과 같다:

1. 3-비트 반복 코드 (rep3): 2-비트 증후와 4-엔트리 LUTRAM 디코더를 사용하는 교육용 입문 단계 모델.
2. Shor 코드 (shor): 9-큐비트 [[9, 1, 3]] 결합 코드. 8-비트 증후와 256-엔트리 BRAM 기반 룩업 테이블(LUT) 디코더를 활용한다.
3. Steane 코드 (steane): 7-큐비트 [[7, 1, 3]] CSS 코드. 이 커널은 단일 설계 내에 AXI-Lite 레지스터를 통해 런타임 시 전환 가능한 세 가지 독립적인 디코더 아키텍처를 통합한다:
   • LUT: 직접적인 BRAM 룩업.
   • 최소 가중치 완벽 매칭 (MWPM): 우선순위 인코더를 사용하는 조합론적 솔버.
   • 유니언 파인드 (UF): 태너 그래프(Tanner graph) 상의 단일 성장 라운드를 사용하는 클러스터 기반 디코더.

시스템은 300 MHz 클록 주파수와 개시 간격(Initiation Interval, II) 1로 동작하며, 이는 클록 사이클당 하나의 증후를 처리함을 의미한다. 하드웨어 디코더의 정밀한 검증을 위해 각 디코더에 대한 비트 단위로 정확한(bit-exact) Python 소프트웨어 미러가 개발되어 호스트 측 검증을 위한 정답 오라클 역할을 수행한다.

3. 주요 기여

본 논문은 다음과 같은 구체적인 기여를 제시한다:

• 최초의 완전한 HLS 구현: Alveo U55C를 타겟으로 하는 Shor 및 Steane 디코더에 대한 전체 Vitis HLS 소스 코드, 합성 보고서 및 타이밍 데이터를 제공한다.
• 모놀리식 AXI-Lite 아키텍처: II=1 @ 300 MHz를 달성하고 최소한의 리소스(<800 LUT6, <2 BRAM18K, 0 DSPs)를 사용하며, FPGA 패브릭의 99.9% 이상을 다른 작업의 공동 호스팅을 위해 남겨두는 설계를 구현하였다.
• 다중 디코더 커널: 재합성이나 비트스트림 재로딩 없이 AXI-Lite 레지스터를 통해 LUT, MWPM, UF 디코딩 모드 간 전환이 가능한 단일 Steane 커널을 제공한다.
• 엄격한 검증: Shor 코드에 대한 27/27 셀프 테스트와 모든 단일 큐비트 Pauli 오류에 대한 세 가지 Steane 모드 모두에 대한 21/21 셀프 테스트를 통과하였다.
• 몬테카를로 분석: 단일-Pauli 및 IID-탈분극(depolarising) 오류 모델에 대한 임계값 분석(지점당 10^5 샷)을 통해 논리적 오류율이 브레이크이븐(break-even) 지점 아래에 있음을 확인하였다.
• 확장성 로드맵: LUT 확장 대 증후 폭(syndrome width)의 관계를 분석하여, LUT 기반 접근 방식에서 반복적 디코더(예: Belief Propagation)가 필요하게 되는 전환점을 정량화하였다.

4. 결과

• 타이밍 및 지연 시간: Shor 및 Steane 커널 모두 상당한 여유를 두고 300 MHz 타이밍 제약을 충족하였다. 추정된 임계 경로 지연(critical-path delay)은 2.318 ns(Shor) 및 1.941 ns(Steane)로, 목표치인 3.33 ns보다 훨씬 낮았다. 엔드 투 엔드(end-to-end) 지연 시간은 Shor의 경우 약 17 ns, Steane의 경우 약 20 ns이다.
• 리소스 활용도: 세 가지 커널의 총 리소스 점유율은 매우 미미하여, U55C 로직 패브릭의 0.02% 미만을 사용한다. 구체적으로 Steane 커널은 744개의 LUT6와 2개의 BRAM18K 블록을 사용한다.
• 처리량: FPGA 커널은 컴퓨팅 유닛당 초당 3억 건의 정정을 달성한다. 저자들은 단일 카드에 최대 20개의 동일한 유닛을 인스턴스화할 수 있으며, 이를 통해 총 6 × 10^9 정정/초의 집계 처리량을 얻을 수 있다고 언급한다. 이는 현재 초전도 프로세서의 증후 생성 속도(10^6 Hz)보다 34 자릿수 더 높은 수치이다.
• 정확성: Shor 코드의 모든 27개 단일 큐비트 Pauli 오류와 Steane 코드의 모든 63개 테스트 케이스(21개 오류 × 3개 모드)가 논리적 오류 플래그 없이 검증을 통과하였다.
• 디코더 비교: IID-탈분극 노이즈 하에서의 Steane 코드에 대해, LUT, MWPM, UF 디코더는 통계적으로 동일한 논리적 오류율 곡선을 생성하였다. 이는 Hamming 구조를 가진 거리-3 코드의 경우, 가장 단순한 LUT 접근 방식이 가중치-1 오류에 대해 더 복적인 알고리즘만큼 효과적임을 확인시켜 준다.
• 논리적 오류율: 코드들은 임계값 미만의 동작을 보여주었다. Shor 코드는 물리적 오류율 $p \lesssim 0.08$에서, Steane 코드는 $p \lesssim 0.10$에서 억제력을 나타냈다.

5. 의의 및 주장

본 논문은 거리-3 안정기 코드에 대해 QEC 디코더가 양자 시뮬레이션 문제가 아니라 근본적으로 클래식 회로 문제(XOR 트리 및 BRAM 룩업)라고 주장한다. 따라서 이 문제는 대규모 리소스(HBM, DSP)를 필요로 하는 양자 상태 벡터 시뮬레이션과는 성격이 다르다.

저자들은 모놀리식 AXI-Lite 아키텍처가 20나노초 미만의 지연 시간을 가능하게 하는 핵심 요소임을 강조하는데, 이는 오프칩 메모리 액세스 병목 현상을 제거하기 때문이다. 본 연구는 디코더 자체가 실시간 배포의 병목이 아님을 입증함으로써, QEC 디코더가 실시간 제어 루프를 위한 "드롭인(drop-in)" 컴포넌트임을 보여준다. 즉, 진정한 과제는 시스템 통합(양자 하드웨어에서 FPGA로, 그리고 다시 돌아오는 제어 경로의 지연 시간)에 있다.

본 연구는 세계에서 가장 빠른 디코더를 만드는 것이 아니라(1나스 미만을 목표로 하는 ASIC 표면 코드 디코더를 인정하며), 상용 FPGA 하드웨어에서 거리-3 코드를 위한 완전하고 재현 가능한 참조 설계를 제공하는 데 목적을 둔다. 이는 고성능 QEC 디코딩이 매우 적은 하드웨어 오버헤드로 달성될 수 있음을 입증하며, 이를 통해 FPGA의 대부분을 양자 상태 벡터 시뮬레이터나 병렬 QEC 유닛에 할당할 수 있도록 한다.