A Native RTL Quantum Statevector Simulator in FP64 on an HBM-Equipped FPGA
Questo articolo presenta un'implementazione RTL in Verilog nativo di un simulatore di vettori di stato quantistici FP64 ad alte prestazioni su un FPGA dotato di HBM che raggiunge una fedeltà perfetta per fino a 15 qubit, traducendo un kernel HLS validato in logica scritta a mano con motori di gate specializzati e un'architettura di memoria HBM ottimizzata, documentando al contempo un fallimento di verifica specifico per 16 o più qubit.