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A Native RTL Quantum Statevector Simulator in FP64 on an HBM-Equipped FPGA

Questo articolo presenta un'implementazione RTL in Verilog nativo di un simulatore di vettori di stato quantistici FP64 ad alte prestazioni su un FPGA dotato di HBM che raggiunge una fedeltà perfetta per fino a 15 qubit, traducendo un kernel HLS validato in logica scritta a mano con motori di gate specializzati e un'architettura di memoria HBM ottimizzata, documentando al contempo un fallimento di verifica specifico per 16 o più qubit.

Autori originali: Nasir Ali Nasir Ali

Pubblicato 2026-07-02✓ Author reviewed ⓘ

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CC BY 4.0

Autori originali: Nasir Ali Nasir Ali

Articolo originale sotto licenza CC BY 4.0 (https://creativecommons.org/licenses/by/4.0/). ✨ Questa è una spiegazione generata dall'IA dell'articolo qui sotto. Non è stata scritta dagli autori. Per precisione tecnica, consulta l'articolo originale. Leggi il disclaimer completo

Immagina di cercare di simulare un universo parallelo magico dove una singola moneta può essere sia testa che croce contemporaneamente. In un mondo di calcolo quantistico, questa "moneta" è un qubit. Per simulare un sistema con molte di queste monete su un computer normale, devi tenere traccia di ogni possibile combinazione di testa e croce simultaneamente.

Questo articolo descrive una macchina costruita su misura progettata per fare esattamente questo, ma con un colpo di scena: invece di usare un normale chip per computer, l'autore ha costruito un "cervello" specializzato su un FPGA (un chip che puoi riprogrammare come un set di Lego digitale) che è stipato con un sistema di memoria super veloce e ad alta capacità chiamato HBM.

Ecco una scomposizione del contenuto dell'articolo, utilizzando analogie semplici:

1. Il Problema: Il collo di bottiglia della "Biblioteca"

Simulare computer quantistici è come cercare di leggere ogni libro in una biblioteca che raddoppia le sue dimensioni ogni volta che aggiungi un nuovo scaffale.

La Matematica: Se hai 29 qubit, devi memorizzare 536 milioni di numeri complessi. Sono un sacco di dati.
Il Collo di Bottiglia: La maggior parte dei computer è veloce nel fare calcoli ma lenta nel recuperare i dati dalla memoria. È come avere uno chef geniale (il processore) che può cucinare un pasto in un secondo, ma la dispensa (la memoria) è così lontana che lo chef passa il 99% del tempo a camminare avanti e indietro per prendere gli ingredienti.
Il Limite: A causa di ciò, la maggior parte dei simulatori incontra un muro intorno ai 29 qubit. Semplicemente esauriscono lo spazio o il tempo.

2. La Soluzione: Un "Super-Bibliotecario" su Misura

L'autore, Nasir Ali, ha costruito un motore personalizzato chiamato qsim su un chip Xilinx Alveo U55C. Questo chip è speciale perché possiede la HBM2 (High-Bandwidth Memory).

L'Analogia: Immagina una biblioteca dove i libri non sono su scaffali in un seminterrato, ma sono disposti in 8 stanze diverse proprio accanto allo chef. Lo chef ha 8 assistenti (percorsi di dati) che possono prendere libri da tutte le 8 stanze nello stesso momento.
La Velocità: Questa configurazione permette alla macchina di spostare dati a circa 460 GB/s. È come scaricare l'intero internet in pochi secondi, solo per nutrire il processore.

3. Come Funziona: I Tre Lavoratori Specializzati

La macchina non cerca di fare tutto con un unico cervello gigante. Invece, utilizza tre lavoratori specializzati (motori) che gestiscono diversi tipi di "mosse" quantistiche (gate):

Il Lavoratore Matematico (Motore a Singolo Qubit): Quando una mossa richiede calcoli complessi (come far ruotare una moneta), questo lavoratore utilizza una calcolatrice altamente ottimizzata che impiega 7 passaggi per completare un calcolo. È veloce e preciso.
Il Lavoratore Swap (Motore CNOT): Alcune mosse richiedono solo di scambiare due monete. Questo lavoratore non fa alcun calcolo; scambia semplicemente i pacchetti di dati. È come un bibliotecario che scambia due libri su uno scaffale senza leggerli.
Il Lavoratore Flip (Motore CZ): Alcune mosse devono solo cambiare il "segno" di un numero (trasformare un positivo in un negativo). Questo lavoratore deve solo invertire un singolo interruttore sui dati. È il lavoratore più veloce di tutti.

4. La Regola delle "Nove Porte" (Una Scoperta Critica)

Una delle parti più interessanti dell'articolo è una lezione imparata a proprie spese.

L'Errore: L'autore ha inizialmente provato a progettare il sistema con 16 porte (porte di memoria) verso la biblioteca, pensando che più porte avrebbero significato un accesso più veloce.
Il Crash: Il cablaggio interno del chip non riusciva a gestire 16 porte aperte contemporaneamente. Era come cercare di far entrare 16 camion della consegna in un parcheggio progettato per 8; si sono scontrati tra loro e il design è fallito.
La Soluzione: L'autore ha ridotto il design a 9 porte (8 per i dati, 1 per le istruzioni). Questo si è adattato perfettamente. L'articolo sottolinea che questo non è solo un "ritocco"; è una regola ferrea. Se provi ad aggiungere più porte, il chip fisico semplicemente non riesce a instradare correttamente i cavi.

5. I Risultati: Successo e un Glitch

L'autore ha testato questa macchina simulando uno "stato GHZ" (un particolare pattern quantistico) con un numero crescente di qubit.

Il Successo: Per sistemi con da 1 a 15 qubit, la macchina ha funzionato perfettamente. Ha prodotto i risultati corretti con il 100% di precisione. Il tempo necessario per eseguire la simulazione è cresciuto in modo prevedibile (circa 2,16 volte più lento per ogni qubit aggiunto), il che corrisponde alla matematica.
Il Glitch: Quando l'autore ha cercato di simulare 16 o più qubit, la macchina ha iniziato a dare risposte errate.
- La Causa: Si è scoperto che quando il sistema diventava troppo grande, due "Lavoratori Swap" cercavano di scrivere nella stessa stanza di memoria nello stesso istante. Si sono intralciati a vicenda e una delle scritture è andata perduta.
- La Soluzione: L'autore ha individuato l'esatta riga di codice che causava l'ingorgo stradale e ha aggiunto una semplice istruzione di "attesa" per far sì che si alternassero. Questa correzione è documentata, ma l'articolo nota che il test hardware finale non è ancora stato eseguito per confermare se la correzione funzioni nel mondo reale.

6. La Connessione con il Mondo Reale

La macchina non è solo un giocattolo isolato; si connette a Qiskit, uno strumento software popolare usato dai ricercatori quantistici.

Il Ponte: L'autore ha costruito un "traduttore" che prende il codice quantistico standard scritto dagli umani, lo scompone nelle 19 mosse specifiche che la macchina comprende e lo invia al chip.
La Promessa: Se usi questo strumento, non tornerà silenziosamente a un computer lento se il chip fallisce; ti avviserà immediatamente se qualcosa non va.

Riassunto

Questo articolo presenta un simulatore quantistico ad alta velocità e costruito su misura che utilizza un chip specializzato con una larghezza di banda della memoria massiccia per simulare circuiti quantistici con estrema precisione.

Cosa ha ottenuto: Ha simulato con successo fino a 15 qubit con una precisione perfetta e ha dimostato che un design specifico della memoria a "9 porte" è necessario per far funzionare il chip.
Cosa ha scoperto: Ha incontrato un muro a 16 qubit a causa di un ingorgo nel sistema di memoria, ha identificato la causa esatta e ha proposto una soluzione.
Il punto fondamentale: È una prova di concetto che dimostra come la progettazione attenta della "tubatura" (l'accesso alla memoria) di un chip possa rendere la simulazione della fisica quantistica molto più veloce, a patto di rispettare i limiti fisici del cablaggio del chip.

Sintesi Tecnica: Un Simulatore di Stato-Vettore Quantistico Nativo RTL in FP64 su un FPGA dotato di HBM

Problematica
La simulazione completa del vettore di stato richiede l'archiviazione e l'aggiornamento di $2^n$ ampiezze complesse. Alla doppia precisione (FP64, 16 byte per ampiezza), ciò impone un limite fisico di memoria di circa 29 qubit su un singolo dispositivo con 8 GB di memoria. Sebbene la capacità di memoria definisca il limite superiore, le prestazioni di tali simulatori sono spesso vincolate dalla larghezza di banda della memoria piuttosto che dal throughput aritmetico. I gate a singolo qubit richiedono di toccare ogni ampiezza esattamente una volta, mentre i gate a due qubit richiedono la scansione di tutte le ampiezze per identificare le coppie attive. Gli esistenti simulatori FPGA sono stati storicamente limitati alla BRAM on-chip (cap a ~5–16 qubit) o alla DDR4 off-chip, e la maggior parte opera in precisione singola o mista. Inoltre, gli strumenti di High-Level Synthesis (HLS) spesso mancano del controllo granulare richiesto per ottimizzare l'interleaving di memoria e il numero di master AXI, portando a fallimenti di routing su complessi fabric HBM.

Metodologia
Il documento presenta qsim, un'implementazione nativa Verilog RTL di un simulatore di vettore di stato a doppia precisione progettato per l'FPGA Xilinx Alveo U55C. Il design è una traduzione strutturale di un kernel HLS validato (v06) in RTL scritto a mano per ottenere un controllo esplicito sulla struttura della pipeline, la geometria della memoria e i tempi.

Architettura e Topologia della Memoria: Il sistema utilizza il sottosistema HBM2 del U55C. Un invariante architettonico critico è il vincolo dei nove-master-AXI: il design utilizza otto porte master AXI4 indipendenti per i bank di ampiezza e una porta condivisa per le istruzioni dei gate. Questa topologia è stata derivata da un fallimento di routing in un precedente tentativo HLS (che tentava di usare 17 master), dove il router Vivado ha rifiutato il design a 16 bank a causa della congestione nella regione dello switch HBM. La topologia a otto bank utilizza uno schema di interleaving modulo otto (bank(k) = k mod 8) per distribuire gli indici delle ampiezze tra i bank, abilitando transazioni AXI4 parallele.
Motori di Gate (Gate Engines): Il kernel implementa 19 opcode di gate tramite tre motori specializzati:
1. Motore SG (Single-Qubit): Esegue matrici unitarie arbitrarie $2 \times 2$ . Utilizza un moltiplicatore complesso FP64 pipelined (cmul_fp64) con una latenza di 7 cicli, costruito dai Xilinx Floating-Point Operator IP.
2. Motore CNOT: Esegue scambi di ampiezza condizionali senza aritmetica in virgola mobile. Include un percorso di serializzazione per gli scambi "stesso-bank" (dove il qubit di controllo e quello di target mappano allo stesso bank HBM) per prevenire collisioni di scrittura.
3. Motore CZ: Inverte le ampiezze invertendo il bit del segno IEEE 754, non richiedendo unità aritmetiche.
Gate Parametrici: Le matrici per i gate parametrici (RX, RY, RZ, P, U2, U3) sono assemblate on-chip utilizzando una pipeline CORDIC a 24 cicli per generare i valori $\cos(\theta)$ e $\sin(\theta)$ . Le matrici fisse sono memorizzate in una ROM combinatoria priva di BRAM.
Integrazione con l'Host: Il sistema è esposto tramite un BackendV2 di Qiskit 1.0.2. Lo strato host Python traspone i circuiti nella base nativa a 17 gate, codifica i gate in pacchetti da 256 bit e gestisce i trasferimenti DMA tramite lo Xilinx Runtime (XRT). Il backend solleva esplicitamente errori se l'esecuzione hardware fallisce, evitando il fallback silenzioso al software.

Contributi Chiave

Implementazione Nativa RTL: Un kernel Verilog RTL completo e sintetizzabile per l'Alveo U55C, che implementa 19 opcode di gate alla precisione FP64, sostituendo un precedente design HLS per garantire la fattibilità del routing e il controllo della pipeline.
Architettura Validata dal Routing: L'istituzione della topologia a nove-master-AXI (8 bank + 1 gate) come un invariante architettonico non negoziabile, documentato attraverso l'analisi di un precedente fallimento di routing.
Motori Hardware Specializzati:
- Un moltiplicatore complesso FP64 pipelined a 7 cicli.
- Un motore CNOT con logica esplicita di serializzazione della scrittura nello stesso bank.
- Un motore CZ che utilizza l'inversione del bit del segno.
Backend Qiskit: Un'integrazione BackendV2 completa che gestisce la trasposizione, la codifica dei pacchetti e il recupero del vettore di stato, garantendo che l'hardware sia l'unico percorso di esecuzione.
Verifica e Caratterizzazione: Verifica funzionale di otto test di correttezza (inclusi stati Bell e GHZ) e un esperimento di sweep dei qubit (n=1 a n=20) che quantifica la scalabilità dell'esecuzione.

Risultati

Correttezza Funzionale: La simulazione RTL utilizzando Vivado xsim ha confermato tutti gli otto test funzionali con errori di ampiezza inferiori a $10^{-9}$ .
Sweep GHZ (n=1 a 15): Il simulatore ha raggiunto una fedeltà perfetta ( $F=1.0$ ) per i circuiti GHZ da 1 a 15 qubit. Il tempo di esecuzione è scalato a circa 2.16× per qubit, leggermente sopra il minimo teorico di $2\times$ a causa dell'overhead del motore CNOT che scansiona tutti i $2^n$ indici (inclusi quelli inattivi) e i costi di transizione della FSM fissa.
Fallimento per n ≥ 16: Per $n \ge 16$ , la simulazione è fallita (la fedeltà è scesa a 0.5). Il documento identifica la causa principale in un difetto di serializzazione della scrittura nello stesso bank nel motore CNOT. Quando l'indice del qubit target supera 15, tutte le coppie di swap attive mappano allo stesso bank HBM. Una race condition nella FSM di scrittura ha permesso che la seconda scrittura di una coppia venisse persa se l'arbitro tornava allo stato idle troppo velocemente. Il documento documenta una correzione minima di una singola riga (aggiungere uno stato di attesa per il segnale ready dell'arbitro) per risolvere il problema.
Prestazioni Proiettate: Al clock target di 258.5 MHz, un circuito GHZ a 15 qubit è proiettato per eseguire in circa 9.19 ms, mentre un circuito a 20 qubit richiederebbe circa 390 ms (escludendo il difetto).

Significatività
Il documento posiziona qsim come il primo simulatore di vettore di stato FPGA a doppia precisione costruito attorno a HBM2 ed esposto attraverso un moderno backend Qiskit consapevole del traslatore. La sua significatività non risiede nell'evasione del limite di memoria esponenziale della simulazione del vettore di stato, ma nel fornire un'implementazione verificata e fedele all'hardware del metodo su una piattaforma ad alta larghezza di banda. Passando da HLS a RTL nativo, gli autori dimostrano che il controllo esplicito sull'interleaving di memoria e sul numero di master AXI è essenziale per ottenere il timing closure su FPGA dotati di HBM. Il lavoro offre una caratterizzazione onesta dei limiti di scalabilità e di specifici modi di fallimento dell'hardware (come il difetto di scrittura nello stesso bank), fornendo una base trasparente per futuri sforzi di simulazione quantistica accelerata dall'hardware.