A Native RTL Quantum Statevector Simulator in FP64 on an HBM-Equipped FPGA

기술 요약: HBM 탑재 FPGA 상에서 FP64로 동작하는 네이티브 RTL 양자 상태벡터 시뮬레이터

문제 정의
전체 상태벡터(full-statevector) 양자 회로 시뮬레이션은 $2^n$개의 복소 진폭을 저장하고 업데이트해야 합니다. 배정밀도(FP64, 진폭당 16바이트)를 사용할 경우, 이는 단일 장치의 8GB 메모리 내에서 약 29큐비트라는 엄격한 메모리 한계를 부과합니다. 메모리 용량이 상한선을 정의하지만, 이러한 시뮬레이터의 성능은 종종 산술 처리량보다는 메모리 대역폭에 의해 제한됩니다. 단일 큐비트 게이트는 모든 진폭을 정확히 한 번씩 접촉해야 하며, 2큐비트 게이트는 활성 쌍을 식별하기 위해 모든 진폭을 스캔해야 합니다. 기존의 FPGA 시뮬레이터는 역사적으로 온칩 BRAM(약 5~16큐비트로 제한됨) 또는 오프칩 DDR4에 국한되어 왔으며, 대부분 단정밀도 또는 혼합 정밀도로 동작합니다. 또한, 고수준 합성(HLS) 도구는 메모리 인터리빙 및 AXI 마스터 수를 최적화하는 데 필요한 세밀한 제어 능력이 부족하여 복잡한 HBM 패브릭에서 라우팅 실패를 초래하는 경우가 많습니다.

방법론
본 논문은 Xilinx Alveo U55C FPGA를 타겟으로 하는 배정밀도 상태벡터 시뮬레이터인 qsim의 네이티브 Verilog RTL 구현을 제시합니다. 이 설계는 파이프라인 구조, 메모리 기하학 및 타이밍에 대한 명시적인 제어를 얻기 위해 검증된 HLS 커널(v06)을 수기로 작성된 RTL로 구조적으로 변환한 것입니다.

• 아키텍처 및 메모리 토폴로지: 시스템은 U55C의 16GB HBM2 서브시스템을 활용합니다. 핵심적인 아키텍처 불변량은 9-AXI-마스터 제약입니다. 본 설계는 진폭 뱅크를 위한 8개의 독립적인 AXI4 마스터 포트와 게이트 명령을 위한 1개의 공유 포트를 사용합니다. 이 토폴로지는 17개의 마스터를 사용하려 했던 이전 HLS 시도에서 발생한 라우팅 실패(HBM 스위치 영역의 혼잡으로 인해 Vivado 라우터가 16-뱅크 설계를 거부함)로부터 도출되었습니다. 8-뱅크 토폴로지는 진폭 인덱스를 뱅크에 분산시키기 위해 모듈로-8 인터리빙 방식(bank(k) = k mod 8)을 사용하여 병렬 AXI4 트랜잭션을 가능하게 합니다.
• 게이트 엔진: 커널은 세 가지 특화된 엔진을 통해 19개의 게이트 오퍼코드를 구현합니다:
  1. SG 엔진 (Single-Qubit): 임의의 $2 \times 2$ 유니터리 행렬을 실행합니다. Xilinx Floating-Point Operator IP로 구축된 7사이클 레이턴시의 파이프라인화된 FP64 복소 곱셈기(cmul_fp64)를 채택합니다.
  2. CNOT 엔진: 부동 소수점 산술 없이 조건부 진폭 스왑을 수행합니다. 제어 큐비트와 타겟 큐비트가 동일한 HBM 뱅크에 매핑되는 경우(same-bank swaps) 발생하는 쓰기 충돌을 방지하기 위한 직렬화 경로를 포함합니다.
  3. CZ 엔진: IEEE 754 부호 비트를 반전시켜 진폭을 부정하며, 산술 유닛을 필요로 하지 않습니다.
• 파라미터 게이트: 파라미터 게이트(RX, RY, RZ, P, U2, U3)의 행렬은 $\cos(\theta)$ 및 $\sin(\theta)$ 값을 생성하기 위해 24사이클 CORDIC 파이프라인을 사용하여 온칩에서 조립됩니다. 고정 행렬은 BRAM이 없는 조합론적 ROM에 저장됩니다.
• 호스트 통합: 시스템은 Qiskit 1.0.2 BackendV2를 통해 노출됩니다. 파이썬 호스트 레이어는 회로를 네이티브 17-게이트 기저로 트랜스파일하고, 게이트를 256비트 패킷으로 인코딩하며, Xilinx Runtime(XRT)을 통해 DMA 전송을 관리합니다. 백엔드는 하드웨어 실행 실패 시 소프트웨어로의 침묵적인 폴백(fallback)을 방지하기 위해 오류를 명시적으로 발생시킵니다.

주요 기여

1. 네이티브 RTL 구현: 라우팅 가능성과 파이프라인 제어를 보장하기 위해 기존 HLS 설계를 대체하여, Alveo U55C를 위한 완전한 합성 가능한 Verilog RTL 커널을 구현하고 19개의 게이트 오퍼코드를 FP64 정밀도로 구현했습니다.
2. 라우팅 검증된 아키텍처: 이전의 라우팅 실패 분석을 통해 입증된 9-AXI-마스터(8 뱅크 + 1 게이트) 토폴로지를 타협 불가능한 아키텍처 불변량으로 확립했습니다.
3. 특화된 하드웨어 엔진:
   • 7사이클 파이프라인 FP64 복소 곱셈기.
   • 명시적인 same-bank 쓰기 직렬화 로직을 갖춘 CNOT 엔진.
   • 부호 비트 반전을 사용하는 CZ 엔진.
4. Qiskit 백엔드: 트랜스파일링, 패킷 인코딩, 상태벡터 검색을 처리하여 하드웨어가 유일한 실행 경로가 되도록 하는 완전한 BackendV2 통합을 제공합니다.
5. 검증 및 특성화: 8개의 정밀도 테스트(Bell 및 GHZ 상태 포함)를 통한 기능적 검증과 실행 스케일링을 정량화하는 큐비트 스윕 실험(n=1 to n=20)을 수행했습니다.

결과

• 기능적 정확성: Vivado xsim을 이용한 RTL 시뮬레이션 결과, 진폭 오차가 $10^{-9}$ 미만인 8개의 기능 테스트를 모두 통과했습니다.
• GHZ 스윕 (n=1 to 15): 시뮬레이터는 1에서 15 큐비트까지 GHZ 회로에 대해 완벽한 충실도($F=1.0$)를 달면했습니다. 실행 시간은 CNOT 엔진의 모든 $2^n$ 인덱스 스캔 오버헤드(비활성 인덱스 포함) 및 고정 FSM 전이 비용으로 인해 이론적 최소치인 $2\times$보다 약간 높은 약 **2.16배(per qubit)**로 스케일링되었습니다.
• n ≥ 16 실패: $n \ge 16$인 경우, 시뮬레이션이 실패했습니다(충실도가 0.5로 하락). 논문은 그 근본 원인을 CNOT 엔진의 same-bank 쓰기 직렬화 결함으로 지목했습니다. 타겟 큐비트 인덱스가 15를 초과할 때, 모든 활성 스왑 쌍이 동일한 HBM 뱅크에 매핑됩니다. 쓰기 FSM에서의 레이스 컨디션으로 인해, 중재자(arbiter)가 너무 빠르게 idle 상태로 돌아가면 쌍의 두 번째 쓰기가 누락되는 현상이 발생했습니다. 논문은 이를 해결하기 위해 중재자의 ready 신호에 대한 wait state를 추가하는 최소한의 한 줄 수정 사항을 기록했습니다.
• 예상 성능: 목표 클럭인 258.5 MHz에서 15-큐비트 GHZ 회로는 약 9.19 ms가 소요될 것으로 예상되며, 20-큐비트 회로는 (결함을 제외하면) 약 390 ms가 소요될 것으로 예상됩니다.

의의
본 논문은 qsim을 HBM2를 기반으로 구축되고 현대적인 트랜스파일러 인식 Qiskit 백엔드를 통해 노출되는 최초의 배정밀도 상태벡터 FPGA 시뮬레이터로 자리매김합니다. 이 연구의 의의는 상태벡터 시뮬레이션의 지수적 메모리 한계를 피하는 것이 아니라, 고대역폭 플랫폼에서 해당 방법론에 대한 검증된, 하드웨어에 충실한 구현을 제공하는 데 있습니다. HLS에서 네이티브 RTL로 전환함으로써, 저자들은 HBM 탑재 FPGA에서 타이밍 클로저를 달성하기 위해 메모리 인터리빙 및 AXI 마스터 수에 대한 명시적 제어가 필수적임을 입증했습니다. 이 연구는 스케일링 한계와 특정 하드웨어 실패 모드(예: same-bank 쓰기 결함)에 대한 정직한 특성화를 제공함으로써, 향후 하드웨어 가속 양자 시뮬레이션 연구를 위한 투명한 기준점을 제시합니다.