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A Native RTL Quantum Statevector Simulator in FP64 on an HBM-Equipped FPGA

Este artículo presenta una implementación nativa en Verilog RTL de un simulador de vectores de estado cuánticos de FP64 de alto rendimiento en una FPGA equipada con HBM que logra una fidelidad perfecta para hasta 15 cúbits mediante la traducción de un kernel HLS validado a lógica escrita a mano con motores de compuerta especializados y una arquitectura de memoria HBM optimizada, al tiempo que documenta un fallo de verificación específico para 16 o más cúbits.

Autores originales: Nasir Ali Nasir Ali

Publicado 2026-07-02✓ Author reviewed ⓘ

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CC BY 4.0

Autores originales: Nasir Ali Nasir Ali

Artículo original bajo licencia CC BY 4.0 (https://creativecommons.org/licenses/by/4.0/). ✨ Esta es una explicación generada por IA del artículo a continuación. No ha sido escrita por los autores. Para mayor precisión técnica, consulte el artículo original. Leer descargo de responsabilidad completo

Imagina que estás intentando simular un universo paralelo mágico donde una sola moneda puede ser tanto cara como cruz al mismo tiempo. En el mundo de la computación cuántica, esta "moneda" es un qubit. Para simular un sistema con muchas de estas monedas en una computadora regular, necesitas realizar un seguimiento de cada combinación posible de caras y cruces simultáneamente.

Este artículo describe una máquina construida a medida diseñada para hacer exactamente eso, pero con un giro: en lugar de usar un chip de computadora estándar, el autor construyó un "cerebro" especializado en un FPGA (un chip que puedes reprogramar como un juego de Lego digital) que está repleto de un sistema de memoria de alta capacidad y súper rápido llamado HBM.

Aquí tienes un desgido de la historia del artículo, utilizando analogías simples:

1. El Problema: El cuello de botella de la "Biblioteca"

Simular computadoras cuánticas es como intentar leer cada libro en una biblioteca que duplica su tamaño cada vez que añades un estante nuevo.

Las Matemáticas: Si tienes 29 qubits, necesitas almacenar 536 millones de números complejos. Eso es mucha información.
El Cuello de Botella: La mayoría de las computadoras son rápidas haciendo cálculos pero lentas recuperando datos de la memoria. Es como tener a un chef genio (el procesador) que puede cocinar una comida en un segundo, pero la despensa (la memoria) está tan lejos que pasa el 99% del tiempo caminando de ida y vuelta para buscar ingredientes.
El Límite: Debido a esto, la mayoría de los simuladores chocan contra un muro alrededor de los 29 qubits. Simplemente se quedan sin espacio o tiempo.

2. La Solución: Un "Súper Bibliotecario" personalizado

El autor, Nasir Ali, construyó un motor personalizado llamado qsim en un chip Xilinx Alveo U55C. Este chip es especial porque tiene HMB2 (Memoria de Alto Ancho de Banda).

La Analogía: Imagina una biblioteca donde los libros no están en estantes en un sótano, sino dispuestos en 8 habitaciones diferentes justo al lado del chef. El chef tiene 8 asistentes (rutas de datos) que pueden recoger libros de las 8 habitaciones al mismo tiempo.
La Velocidad: Esta configuración permite que la máquina mueva datos a aproximadamente 460 GB/s. Eso es como descargar todo el internet en pocos segundos, solo para alimentar al procesador.

3. Cómo Funciona: Los Tres Trabajadores Especializados

La máquina no intenta hacerlo todo con un solo cerebro gigante. En su lugar, utiliza tres trabajadores especializados (motores) que manejan diferentes tipos de "movimientos" cuánticos (puertas):

El Trabajador de Matemáticas (Motor de Qubit Único): Cuando un movimiento requiere matemáticas complejas (como hacer girar una moneda), este trabajador utiliza una calculadora altamente ajustada que toma 7 pasos para completar un cálculo. Es rápido y preciso.
El Trabajador de Intercambio (Motor CNOT): Algunos movimientos solo requieren intercambiar dos monedas. Este trabajador no hace ningún cálculo; simplemente intercambia físicamente los paquetes de datos. Es como un bibliotecario intercambiando dos libros en un estante sin leerlos.
El Trabajador de Giro (Motor CZ): Algunos movimientos solo cambian el "signo" de un número (convirtiendo un positivo en un negativo). Este trabajador solo cambia un interruptor en los datos. Es el trabajador más rápido de todos.

4. La Regla de las "Nueve Puertas" (Un Descubrimiento Crítico)

Una de las partes más interesantes del artículo es una lección aprendida de la manera difícil.

El Error: El autor primero intentó diseñar el sistema con 16 puertas (puertos de memoria) hacia la biblioteca, pensando que más puertas significarían un acceso más rápido.
El Choque: El cableado interno del chip no podía manejar 16 puertas abiertas a la vez. Era como intentar meter 16 camiones de reparto en un estacionamiento diseñado para 8; chocaron entre sí y el diseño falló.
La Solución: El autor redujo el diseño a 9 puertas (8 para datos, 1 para instrucciones). Esto encajó perfectamente. El artículo enfatiza que esto no es solo un "ajuste"; es una regla estricta. Si intentas añadir más puertas, el chip físico simplemente no puede enrutar los cables correctamente.

5. Los Resultados: Éxito y un Fallo

El autor probó esta máquina simulando un "estado GHZ" (un patrón cuántico específico) con un número creciente de qubits.

El Éxito: Para sistemas de 1 a 15 qubits, la máquina funcionó perfectamente. Produjo los resultados correctos con un 100% de precisión. El tiempo que tomó ejecutar la simulación creció de forma predecible (aproximadamente 2.16 veces más lento por cada qubit adicional añadido), lo cual coincide con las matemáticas.
El Fallo: Cuando el autor intentó simular 16 o más qubits, la máquina empezó a dar respuestas incorrectas.
- La Causa: Resultó que cuando el sistema se hacía demasiado grande, dos "Trabajadores de Intercambio" intentaban escribir en la misma habitación de memoria al mismo tiempo. Se estorbaron entre sí y una de las escrituras se perdió.
- La Solución: El autor encontró la línea exacta de código que causaba el embotellamiento y añadió una simple instrucción de "espera" para que se turnaran. Esta solución está documentada, pero el artículo señala que la prueba de hardware final aún no se ha realizado para confirmar si la solución funciona en el mundo real.

6. La Conexión con el Mundo Real

La máquina no es solo un juguete independiente; se conecta con Qiskit, una herramienta de software popular utilizada por investigadores cuánticos.

El Puente: El autor construyó un "traductor" que toma el código cuántico estándar escrito por humanos, lo descompone en los 19 movimientos específicos que la máquina entiende y lo envía al chip.
La Promesa: Si utilizas esta herramienta, no volverá silenciosamente a una computadora lenta si el chip falla; te lo dirá inmediatamente si algo anda mal.

Resumen

Este artículo presenta un simulador cuántico de alta velocidad construido a medida que utiliza un chip especializado con un ancho de banda de memoria masivo para simular circuitos cuánticos con extrema precisión.

Lo que logró: Simuló con éxito hasta 15 qubits con perfecta precisión y demostró que un diseño de memoria de "9 puertas" específico es necesario para que el chip funcione.
Lo que encontró: Chocó con un muro a los 16 qubits debido a un embotellamiento en el sistema de memoria, identificó la causa exacta y propuso una solución.
La Conclusión: Es una prueba de concepto que demuestra cómo el diseño cuidadoso de la "fontanería" (el acceso a la memoria) de un chip puede hacerlo mucho más rápido al simular física cuántica, siempre que se respeten los límites físicos del cableado del chip.

Resumen Técnico: Un Simulador de Estado de Vector Cuántico Nativo en RTL en FP64 en un FPGA con HBM

Planteamiento del Problema
La simulación de circuitos cuánticos de vector de estado completo requiere almacenar y actualizar $2^n$ amplitudes complejas. A doble precisión (FP64, 16 bytes por amplitud), esto impone un techo de memoria rígido de aproximadamente 29 qubits en un solo dispositivo con 8 GB de memoria. Si bien la capacidad de memoria define el límite superior, el rendimiento de tales simuladores suele estar limitado por el ancho de banda de la memoria más que por el rendimiento aritmético. Las puertas de un solo qubit requieren tocar cada amplitud exactamente una vez, y las puertas de dos qubits requieren escanear todas las amplitudes para identificar pares activos. Los simuladores de FPGA existentes se han visto históricamente limitados por la BRAM integrada (limitándose a ~5–16 qubits) o por DDR4 externa, y la mayoría operan en precisión simple o mixta. Además, las herramientas de Síntesis de Alto Nivel (HLS) a menudo carecen del control granular requerido para optimizar el entrelazado de memoria y el recuento de maestros AXI, lo que conduce a fallos de enrutamiento en complejos tejidos HBM.

Metodología
El artículo presenta qsim, una implementación nativa de Verilog RTL de un simulador de vector de estado de doble precisión dirigido al FPGA Xilinx Alveo U55C. El diseño es una traducción estructural de un kernel HLS validado (v06) a un RTL escrito a mano para obtener un control explícito sobre la estructura del pipeline, la geometría de la memoria y los tiempos.

Arquitectura y Topología de Memoria: El sistema utiliza el subsistema HBM2 de 16 GB del U55C. Un invariante arquitectónico crítico es la restricción de nueve maestros-AXI: el diseño utiliza ocho puertos maestros AXI4 independientes para los bancos de amplitudes y un puerto compartido para las instrucciones de las puertas. Esta topología se derivó de un fallo de enrutamiento en el intento previo de HLS (que intentaba usar 17 maestros), donde el enrutador de Vivado rechazó el diseño de 16 bancos debido a la congestión en la región del interruptor HBM; la topología de ocho bancos utiliza un esquema de entrelazado módulo ocho (bank(k) = k mod 8) para distribuir los índices de amplitud entre los bancos, permitiendo transacciones AXI4 paralelas.
Motores de Puertas: El kernel implementa 19 opcodes de puertas mediante tres motores especializados:
1. Motor SG (Single-Qubit): Ejecuta matrices unitarias arbitrarias de $2 \times 2$ . Emplea un multiplicador complejo FP64 en pipeline (cmul_fp64) con una latencia de 7 ciclos, construido a partir de los IPs de Operador de Punto Flotante de Xilinx.
2. Motor CNOT: Realiza intercambios (swaps) de amplitudes condicionales sin aritmética de punto flotante. Incluye una ruta de serialización para swaps de "mismo banco" (donde el qubit de control y el de objetivo mapean al mismo banco HBM) para prevenir colisiones de escritura.
3. Motor CZ: Niega las amplitudes invirtiendo el bit de signo IEEE 754, lo que no requiere unidades aritméticas.
Puertas Paramétricas: Las matrices para puertas paramétricas (RX, RY, RZ, P, U2, U3) se ensamblan en el chip utilizando un pipeline CORDIC de 24 ciclos para generar valores de $\cos(\theta)$ y $\sin(\theta)$ . Las matrices fijas se almacenan en una ROM combinacional libre de BRAM.
Integración con el Host: El sistema se expone a través de un BackendV2 de Qiskit 1.0.2. La capa host de Python transpila los circuitos a la base nativa de 17 puertas, codifica las puertas en paquetes de 256 bits y gestiona las transferencias DMA a través de Xilinx Runtime (XRT). El backend lanza errores explícitos si la ejecución de hardware falla, evitando la caída silenciosa hacia el software.

Contribuciones Clave

Implementación Nativa en RTL: Un kernel RTL de Verilog completo y sintetizable para el Alveo U55C, que implementa 19 opcodes de puertas a precisión FP64, reemplazando un diseño HLS previo para asegurar la viabilidad del enrutamiento y el control del pipeline.
Arquitectura Validada por Enrutamiento: El establecimiento de la topología de nueve maestros-AXI (8 bancos + 1 puerta) como un invariante arquitectónico no negociable, documentado mediante el análisis de un fallo de enrutamiento previo.
Motores de Hardware Especializados:
- Un multiplicador complejo FP64 con pipeline de 7 ciclos.
- Un motor CNOT con lógica de serialización de escritura de mismo banco explícita.
- Un motor CZ que utiliza la inversión del bit de signo.
Backend de Qiskit: Una integración completa de BackendV2 que gestiona la transpilación, la codificación de paquetes y la recuperación del vector de estado, asegurando que el hardware sea la única vía de ejecución.
Verificación y Caracterización: Verificación funcional de ocho pruebas de corrección (incluyendo estados Bell y GHZ) y un experimento de barrido de qubits (n=1 a n=20) cuantificando el escalado de ejecución.

Resultados

Corrección Funcional: La simulación RTL usando xsim de Vivado confirmó las ocho pruebas funcionales con errores de amplitud inferiores a $10^{-9}$ .
Barrido GHZ (n=1 a 15): El simulador logró una fidelidad perfecta ( $F=1.0$ ) para circuitos GHZ de 1 a 15 qubits. El tiempo de ejecución escaló aproximadamente a 2.16× por qubit, ligeramente por encima del mínimo teórico de $2\times$ debido a la sobrecarga del motor CNOT al escanear todos los índices $2^n$ (incluyendo los inactivos) y los costos de transición de la FSM fija.
Fallo en n ≥ 16: Para $n \ge 16$ , la simulación falló (la fidelidad cayó a 0.5). El artículo identifica la causa raíz como un defecto de serialización de escritura de mismo banco en el motor CNOT. Cuando el índice del qubit objetivo supera 15, todos los pares de intercambio activos mapean al mismo banco HBM. Una condición de carrera en la FSM de escritura permitió que la segunda escritura de un par fuera descartada si el árbitro regresaba al estado idle demasiado rápido. El artículo documenta un arreglo de una sola línea (añadir un estado de espera para la señal ready del árbitro) para resolverlo.
Rendimiento Proyectado: Con el reloj objetivo de 258.5 MHz, un circuito GHZ de 15 qubits se proyecta para ejecutarse en ~9.19 ms, mientras que un circuito de 20 qubits tomaría ~390 ms (excluyendo el defecto).

Significado
El artículo posiciona a qsim como el primer simulador de estado de vector en FPGA de doble precisión construido alrededor de HBM2 y expuesto a través de un backend moderno compatible con el transpilador de Qiskit. Su importancia radica no en escapar del techo de memoria exponencial de la simulación de vectores de estado, sino en proporcionar una implementación verificada y fiel al hardware del método en una plataforma de alto ancho de banda. Al pasar de HLS a RTL nativo, los autores demuestran que el control explícito sobre el entrelazado de memoria y el recuento de maestros AXI es esencial para lograr el cierre de tiempos (timing closure) en FPGAs equipados con HBM. El trabajo ofrece una caracterización honesta de los límites de escalado y de modos específicos de fallo de hardware (como el defecto de escritura de mismo banco), proporcionando una base transparente para futuros esfuerzos de simulación cuántica acelerada por hardware.