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A Native RTL Quantum Statevector Simulator in FP64 on an HBM-Equipped FPGA

यह शोध पत्र एक HBM-युक्त FPGA पर एक उच्च-प्रदर्शन FP64 क्वांटम स्टेटवेक्टर सिम्युलेटर का नेटिव Verilog RTL कार्यान्वयन प्रस्तुत करता है जो एक सत्यापित HLS कर्नेल को विशिष्ट गेट इंजनों और एक अनुकूलित HBM मेमोरी आर्किटेक्चर के साथ हैंड-रिटन लॉजिक में अनुवादित करके 15 क्यूबिट्स तक पूर्ण फिडेलिटी प्राप्त करता है, और साथ ही 16 या अधिक क्यूबिट्स के लिए एक विशिष्ट सत्यापन विफलता को भी प्रलेखित करता है।

मूल लेखक: Nasir Ali Nasir Ali

प्रकाशित 2026-07-02✓ Author reviewed ⓘ

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CC BY 4.0

मूल लेखक: Nasir Ali Nasir Ali

मूल पेपर CC BY 4.0 (https://creativecommons.org/licenses/by/4.0/) के तहत लाइसेंस किया गया है। ✨ नीचे दिए गए पेपर की यह व्याख्या AI से तैयार की गई है। इसे लेखकों ने नहीं लिखा है। तकनीकी सटीकता के लिए मूल पेपर देखें। पूरा डिस्क्लेमर पढ़ें

कल्पना कीजिए कि आप एक जादुई, समानांतर ब्रह्मांड का अनुकरण (simulate) करने की कोशिश कर रहे हैं जहाँ एक अकेला सिक्का एक ही समय में 'हेड्स' और 'टेल्स' दोनों हो सकता है। क्वांटम कंप्यूटिंग की दुनिया में, यह "सिक्का" एक qubit है। कई ऐसे सिक्कों वाले सिस्टम का अनुकरण करने के लिए, आपको एक सामान्य कंप्यूटर पर हर संभव हेड्स और टेल्स के संयोजन को एक साथ ट्रैक करने की आवश्यकता होती है।

यह शोध पत्र एक कस्टम-निर्मित मशीन का वर्णन करता है जिसे ठीक यही करने के लिए बनाया गया है, लेकिन एक ट्विस्ट के साथ: एक मानक कंप्यूटर चिप के बजाय, लेखक ने एक विशेष "मस्तिष्क" बनाया है जो एक FPGA (एक चिप जिसे आप डिजिटल लेगो सेट की तरह पुन: प्रोग्राम कर सकते हैं) पर आधारित है, जो HBM नामक एक सुपर-फास्ट, उच्च-क्षमता वाली मेमोरी सिस्टम से लैस है।

यहाँ इस शोध पत्र की कहानी का विवरण दिया गया, जिसमें सरल उपमाओं (analogies) का उपयोग किया गया है:

1. समस्या: "लाइब्रेरी" की बाधा (The "Library" Bottleneck)

क्वांटम कंप्यूटरों का अनुकरण करना एक ऐसी लाइब्रेरी में हर किताब को पढ़ने की कोशिश करने जैसा है जो हर बार एक नई शेल्फ जोड़ने पर अपने आकार को दोगुना कर लेती है।

गणित: यदि आपके पास 29 क्यूबिट्स हैं, तो आपको 536 मिलियन जटिल संख्याओं (complex numbers) को स्टोर करने की आवश्यकता है। यह बहुत सारा डेटा है।
बाधा (Bottleneck): अधिकांश कंप्यूटर गणित करने में तेज़ होते हैं लेकिन मेमोरी से डेटा प्राप्त करने में धीमे होते हैं। यह एक जीनियस शेफ (प्रोसेसर) की तरह है जो एक सेकंड में भोजन पका सकता है, लेकिन पेंट्री (मेमोरी) इतनी दूर है कि वह सामग्री लेने के लिए आने-जाने में अपना 99% समय बिता देता है।
सीमा: इस कारण से, अधिकांश सिम्युलेटर लगभग 29 क्यूबिट्स पर एक दीवार से टकरा जाते हैं। उनके पास या तो जगह खत्म हो जाती है या समय।

2. समाधान: एक कस्टम "सुपर-लाइब्रेरियन"

लेखक नासिर अली ने Xilinx Alveo U55C चिप पर qsim नामक एक कस्टम इंजन बनाया है। यह चिप विशेष है क्योंकि इसमें HBM2 (High-Bandwidth Memory) है।

उपमा: कल्पना करें कि एक लाइब्रेरी जहाँ किताबें बेसमेंट में शेल्फ पर नहीं रखी हैं, बल्कि शेफ के ठीक बगल में 8 अलग-अलग कमरों में व्यवस्थित हैं। शेफ के पास 8 सहायक (डेटा पाथ) हैं जो एक ही समय में सभी 8 कमरों से किताबें उठा सकते हैं।
गति: यह सेटअप मशीन को लगभग 460 GB/s की दर से डेटा स्थानांतरित करने की अनुमति देता है। यह पूरे इंटरनेट को कुछ ही सेकंड में डाउनलोड करने जैसा है, ताकि प्रोसेसर को खिलाया जा सके।

3. यह कैसे काम करता है: तीन विशिष्ट कार्यकर्ता (The Three Specialized Workers)

मशीन एक विशाल मस्तिष्क के बजाय तीन विशिष्ट कार्यकर्ताओं (इंजनों) का उपयोग करती है जो विभिन्न प्रकार के क्वांटम "मूव्स" (गेट्स) को संभालते हैं:

मैथ वर्कर (Single-Qubit Engine): जब किसी मूव के लिए जटिल गणित (जैसे सिक्के को घुमाना) की आवश्यकता होती है, तो यह कार्यकर्ता एक अत्यधिक ट्यून किए गए कैलकुलेटर का उपयोग करता है जो एक गणना को पूरा करने में 7 चरण लेता है। यह तेज़ और सटीक है।
स्वैप वर्कर (CNOT Engine): कुछ मूव्स में केवल दो सिक्कों को बदलना (swap) आवश्यक होता है। यह कार्यकर्ता कोई गणित नहीं करता; यह केवल डेटा पैकेटों को बदल देता है। यह एक लाइब्रेरियन द्वारा किताबों को पढ़ने के बजाय उन्हें शेल्फ पर बदलने जैसा है।
फ्लिप वर्कर (CZ Engine): कुछ मूव्स केवल एक संख्या के "साइन" (sign) को बदलते हैं (एक धनात्मक को ऋणात्मक में बदलना)। यह कार्यकर्ता डेटा पर बस एक स्विच को फ्लिप कर देता है। यह सबसे तेज़ कार्यकर्ता है।

4. "नौ-दरवाजों" का नियम (एक महत्वपूर्ण खोज)

इस पेपर का सबसे दिलचस्प हिस्सा एक सबक है जो कठिन अनुभव से सीखा गया।

गलती: लेखक ने पहले सिस्टम को 16 दरवाजों (मेमोरी पोर्ट्स) के साथ डिजाइन करने की कोशिश की थी, यह सोचकर कि अधिक दरवाजे होने से एक्सेस तेज़ होगा।
क्रैश: चिप की आंतरिक वायरिंग एक साथ 16 दरवाजों को संभालने में सक्षम नहीं थी। यह 16 डिलीवरी ट्रकों को एक पार्किंग लॉट में फिट करने की कोशिश करने जैसा था जिसे केवल 8 ट्रकों के लिए डिज़ाइन किया गया था; वे आपस में टकरा गए, और डिज़ाइन विफल हो गया।
सुधार: लेखक ने डिज़ाइन को 9 दरवाजों (8 डेटा के लिए, 1 निर्देशों के लिए) तक कम कर दिया। यह पूरी तरह से फिट बैठ गया। पेपर इस बात पर जोर देता है कि यह केवल एक "ट्वीक" नहीं है; यह एक कठोर नियम है। यदि आप अधिक दरवाजे जोड़ने की कोशिश करते हैं, तो भौतिक चिप तारों को सही ढंग से रूट नहीं कर पाएगी।

5. परिणाम: सफलता और एक गड़बड़ी (Success and a Glitch)

लेखक ने बढ़ते हुए क्यूबिट्स के साथ एक "GHZ स्टेट" (एक विशिष्ट क्वांटम पैटर्न) का अनुकरण करके इस मशीन का परीक्षण किया।

सफलता: 1 से 15 क्यूबिट्स के सिस्टम के लिए, मशीन ने पूरी तरह से काम किया। इसने 100% सटीकता के साथ सही परिणाम दिए। इसे चलाने में लगने वाला समय अनुमानित रूप से बढ़ा (प्रत्येक अतिरिक्त क्यूबिट के लिए लगभग 2.16 गुना धीमा), जो गणित से मेल खाता है।
गड़बड़ी (Glitch): जब लेखक ने 16 या अधिक क्यूबिट्स का अनुकरण करने की कोशिश की, तो मशीन गलत उत्तर देने लगी।
- कारण: यह पता चला कि जब सिस्टम बहुत बड़ा हो गया, तो दो "स्वैप वर्कर्स" ने एक ही समय में एक ही मेमोरी रूम में लिखने (write करने) की कोशिश की। वे एक-दूसरे के रास्ते में आ गए, और एक राइट (write) खो गया।
- सुधार: लेखक ने उस कोड की सटीक लाइन को ढूंढ निकाला जिसने ट्रैफिक जाम पैदा किया था और उन्हें बारी-बारी से काम करने के लिए एक साधारण "वेट" (wait) निर्देश जोड़ा। यह सुधार प्रलेखित है, लेकिन पेपर में उल्लेख किया गया है कि अंतिम हार्डवेयर परीक्षण अभी नहीं किया गया है ताकि यह पुष्टि की जा सके कि सुधार वास्तविक दुनिया में काम करता है।

6. वास्तविक दुनिया से संबंध

यह मशीन केवल एक स्टैंडअलोन खिलौना नहीं है; यह Qiskit से जुड़ती है, जो क्वांटम शोधकर्ताओं द्वारा उपयोग किया जाने वाला एक लोकप्रिय सॉफ्टवेयर टूल है।

ब्रिज: लेखक ने एक "अनुवादक" बनाया है जो मनुष्यों द्वारा लिखे गए मानक क्वांटम कोड को लेता है, उसे उन 19 विशिष्ट मूव्स में तोड़ता है जिन्हें मशीन समझती है, और उसे चिप तक भेजता है।
वादा: यदि आप इस टूल का उपयोग करते हैं, तो यह चुपचाप एक धीमे कंप्यूटर पर वापस नहीं जाएगा; यदि कुछ गलत होता है तो यह आपको तुरंत सूचित करेगा।

सारांश

यह शोध पत्र एक उच्च-गति, कस्टम-निर्मित क्वांटम सिम्युलेटर प्रस्तुत करता है जो अत्यधिक सटीकता के साथ क्वांटम सर्किट का अनुकरण करने के लिए विशाल मेमोरी बैंडविड्थ वाले एक विशेष चिप का उपयोग करता है।

इसने क्या हासिल किया: इसने 100% सटीकता के साथ 15 क्यूबिट्स तक सफलतापूर्वक अनुकरण किया और सिद्ध किया कि चिप को चलाने के लिए एक विशिष्ट "9-डोर" मेमोरी डिज़ाइन आवश्यक है।
इसने क्या पाया: यह 16 क्यूबिट्स पर एक मेमोरी सिस्टम में ट्रैफिक जाम के कारण रुक गया, इसके सटीक कारण की पहचान की, और एक समाधान प्रस्तावित किया।
निष्कर्ष: यह एक प्रमाण-अवधारणा (proof-of-concept) है जो दिखाता है कि चिप के "प्लंबिंग" (मेमोरी एक्सेस) को सावधानीपूर्वक डिजाइन करना कैसे क्वांटम भौतिकी का अनुकरण करने के लिए इसे बहुत तेज़ बना सकता है, बशर्ते आप चिप की वायरिंग की भौतिक सीमाओं का सम्मान करें।

तकनीकी सारांश: एक HBM-युक्त FPGA पर FP64 में नेटिव RTL क्वांटम स्टेटवेक्टर सिम्युलेटर

समस्या विवरण
पूर्ण-स्टेटवेक्टर क्वांटम सर्किट सिमुलेशन के लिए $2^n$ जटिल आयामों (complex amplitudes) को संग्रहीत और अपडेट करने की आवश्यकता होती है। डबल प्रिसिजन (FP64, प्रति आयाम 16 बाइट्स) पर, यह एक एकल डिवाइस के लिए लगभग 29 क्विबिट का एक हार्ड मेमोरी सीलिंग (memory ceiling) आरोपित करता है, जो 8 GB मेमोरी वाले सिस्टम के लिए है। जबकि मेमोरी क्षमता ऊपरी सीमा निर्धारित करती है, ऐसे सिम्युलेटर्स का प्रदर्शन अक्सर अंकगणितीय थ्रूपुट के बजाय मेमोरी बैंडविड्थ द्वारा सीमित होता है। सिंगल-क्विबिट गेट्स के लिए प्रत्येक आयाम को ठीक एक बार छूना आवश्यक होता है, और टू-क्विबिट गेट्स के लिए सक्रिय युग्मों (active pairs) की पहचान करने के लिए सभी आयामों को स्कैन करना पड़ता है। मौजूदा FPGA सिम्युलेटर ऐतिहासिक रूप से ऑन-चिप BRAM (लगभग 5–16 क्विबिट तक सीमित) या ऑफ-चिप DDR4 द्वारा सीमित रहे हैं, और अधिकांश सिंगल या मिक्स्ड प्रिसिजन में संचालित होते हैं। इसके अतिरिक्त, हाई-लेवल सिंथेसिस (HLS) टूल्स में अक्सर मेमोरी इंटरलीविंग और AXI मास्टर काउंट को अनुकूलित करने के लिए आवश्यक सूक्ष्म नियंत्रण की कमी होती है, जिससे जटिल HBM फैब्रिक पर रूटिंग विफलताएं होती हैं।

कार्यप्रणाली
यह शोध पत्र qsim प्रस्तुत करता है, जो Xilinx Alveo U55C FPGA को लक्षित करने वाला एक नेटिव Verilog RTL कार्यान्वयन है। यह डिज़ाइन एक सत्यापित HLS कर्नेल (v06) का एक स्ट्रक्चरल ट्रांसलेशन है जिसे हैंड-रिटन RTL में बदला गया है ताकि पाइपलाइन संरचना, मेमोरी ज्योमेट्री और टाइमिंग पर स्पष्ट नियंत्रण प्राप्त किया जा सके।

आर्किटेक्चर और मेमोरी टोपोलॉजी: सिस्टम U55C के 16 GB HBM2 सबसिस्टम का उपयोग करता है। एक महत्वपूर्ण आर्किटेक्चरल इनवेरिएंट (invariant) नौ-AXI-मास्टर बाधा है: डिज़ाइन एम्प्लीट्यूड बैंकों के लिए आठ स्वतंत्र AXI4 मास्टर पोर्ट्स और गेट निर्देशों के लिए एक साझा पोर्ट का उपयोग करता है। यह टोपोलॉजी एक पूर्ववर्ती HLS प्रयास (जिसमें 17 मास्टर्स का उपयोग करने का प्रयास किया गया था) में हुई रूटिंग विफलता से प्राप्त की गई थी, जहाँ विवैडो (Vivado) राउटर ने HBM स्विच क्षेत्र में कंजेशन के कारण 16-बैंक डिज़ाइन को अस्वीकार कर दिया था। आठ-बैंक टोपोलॉजी एक मोड्यूलो-आठ इंटरलीविंग स्कीम (bank(k) = k mod 8) का उपयोग करती है ताकि एम्प्लीट्यूड इंडिसेस को बैंकों में वितरित किया जा सके, जिससे समानांतर AXI4 ट्रांजेक्शन सक्षम होते हैं।
गेट इंजन: कर्नेल तीन विशिष्ट इंजनों के माध्यम से 19 गेट ऑपकोड को लागू करता है:
1. SG इंजन (सिंगल-क्विबिट): यह मनमाने $2 \times 2$ यूनिटरी मैट्रिसेस को निष्पादित करता है। यह Xilinx फ्लोटिंग-पॉइंट ऑपरेटर IPs से निर्मित एक पाइपलाइन्ड FP64 कॉम्प्लेक्स मल्टीप्लायर (cmul_fp64) का उपयोग करता है, जिसकी लेटेंसी 7-साइकिल है।
2. CNOT इंजन: यह फ्लोटिंग-पॉइंट अंकगणित के बिना सशर्त एम्प्लीट्यूड स्वैप (swaps) करता है। इसमें "सेम-बैंक" स्वैप (जहाँ कंट्रोल और टारगेट क्विबिट एक ही HBM बैंक से मैप होते हैं) के लिए एक सीरियलाइजेशन पाथ शामिल है ताकि राइट कोलिजन (write collisions) को रोका जा सके।
3. CZ इंजन: यह IEEE 754 साइन बिट को इनवर्ट करके आयामों को नेगेटिव करता है, जिसके लिए किसी अंकगणितीय यूनिट की आवश्यकता नहीं होती है।
पैरामीट्रिक गेट्स: $\cos(\theta)$ और $\sin(\theta)$ मान उत्पन्न करने के लिए 24-साइकिल CORDIC पाइपलाइन का उपयोग करके मैट्रिसेस (RX, RY, RZ, P, U2, U3) को ऑन-चिप असेंबल किया जाता है। फिक्स्ड मैट्रिसेस को एक कॉम्बिनेशनल BRAM-मुक्त ROM में संग्रहीत किया जाता है।
होस्ट इंटीग्रेशन: सिस्टम को एक Qiskit 1.0.2 BackendV2 के माध्यम से एक्सपोज़ किया गया है। पायथन होस्ट लेयर सर्किट को नेटिव 17-गेट बेसिस में ट्रांसपाइल करती है, गेट्स को 256-बिट पैकेट में एनकोड करती है, और Xilinx Runtime (XRT) के माध्यम से DMA ट्रांसफर को प्रबंधित करती है। बैकएंड स्पष्ट रूप से त्रुटियां उठाता है यदि हार्डवेयर निष्पादन विफल हो जाता है, जिससे सॉफ्टवेयर पर साइलेंट फॉलबैक से बचा जा सके।

प्रमुख योगदान

नेटिव RTL कार्यान्वयन: Alveo U55C के लिए एक पूर्ण, सिंथेसाइजेबल Verilog RTL कर्नेल, जो रूटिंग व्यवहार्यता और पाइपलाइन नियंत्रण सुनिश्चित करने के लिए एक पूर्ववर्ती HLS डिज़ाइन के स्थान पर 19 गेट ऑपकोड को FP64 प्रिसिजन पर लागू करता है।
रूटिंग-वैलिडेटेड आर्किटेक्चर: नौ-AXI-मास्टर (8 बैंक + 1 गेट) टोपोलॉजी की स्थापना, जो एक पूर्ववर्ती रूटिंग विफलता के विश्लेषण के माध्यम से प्रलेखित है।
विशेष हार्डवेयर इंजन:
- एक 7-साइकिल पाइपलाइन्ड FP64 कॉम्प्लेक्स मल्टीप्लायर।
- एक CNOT इंजन जिसमें स्पष्ट सेम-बैंक राइट सीरियलाइजेशन लॉजिक शामिल है।
- साइन-बिट इनवर्जन का उपयोग करने वाला एक CZ इंजन।
Qiskit Backend: एक पूर्ण BackendV2 इंटीग्रेशन जो ट्रांसपाइलेशन, पैकेट एनकोडिंग और स्टेटवेक्टर रिट्रीवल को संभालता है, यह सुनिश्चित करता है कि हार्डवेयर ही एकमात्र निष्पादन पथ है।
सत्यापन और लक्षण वर्णन: आठ शुद्धता परीक्षणों (बेल और GHZ अवस्थाओं सहित) के कार्यात्मक सत्यापन और निष्पादन स्केलिंग को मापने के लिए एक क्विबिट-स्वीप प्रयोग (n=1 से n=20) का कार्यान्वयन।

परिणाम

कार्यात्मक शुद्धता: Vivado xsim का उपयोग करके RTL सिमुलेशन ने $10^{-9}$ से कम एम्प्लीट्यूड एरर के साथ सभी आठ कार्यात्मक परीक्षणों की पुष्टि की।
GHZ स्वीप (n=1 से 15): सिम्युलेटर ने 1 से 15 क्विबिट के लिए GHZ सर्किट के लिए पूर्ण फिडेलिटी ( $F=1.0$ ) प्राप्त की। निष्पादन समय लगभग 2.16× प्रति क्विबिट की दर से स्केल हुआ, जो CNOT इंजन के ओवरहेड (सभी $2^n$ इंडिसेस को स्कैन करने के कारण, जिनमें निष्क्रिय इंडिसेस भी शामिल हैं) और फिक्स्ड FSM ट्रांजिशन लागतों के कारण सैद्धांतिक $2\times$ न्यूनतम से थोड़ा अधिक है।
n ≥ 16 विफलता: $n \ge 16$ के लिए, सिमुलेशन विफल रहा (फिडेलिटी गिरकर 0.5 हो गई)। शोध पत्र CNOT इंजन में एक सेम-बैंक राइट सीरियलाइजेशन दोष को इसका मूल कारण बताता है। जब टारगेट क्विबिट इंडेक्स 15 से अधिक होता है, तो सभी सक्रिय स्वैप पेयर्स एक ही HBM बैंक में मैप होते हैं। राइट FSM में एक रेस कंडीशन (race condition) के कारण, यदि आर्बिटर बहुत जल्दी आइडल स्टेट में वापस आ जाता है, तो जोड़े का दूसरा राइट ड्रॉप हो जाता है। शोध पत्र इस दोष को हल करने के लिए आर्बिटर के 'रेडी' सिग्नल के लिए एक वेट स्टेट जोड़ने के रूप में एक न्यूनतम एक-लाइन फिक्स को प्रलेखित करता है।
प्रक्षेपित प्रदर्शन: 258.5 MHz के लक्षित क्लॉक पर, एक 15-क्विबिट GHZ सर्किट को ~9.19 ms में निष्पादित करने का अनुमान है, जबकि एक 20-क्विबिट सर्किट (दोष को छोड़कर) ~390 ms लेगा।

महत्व
यह शोध पत्र qsim को एक आधुनिक, ट्रांसपाइलर-अवेयर Qiskit बैकएंड के माध्यम से एक्सपोज़ किए गए HBM2 आधारित पहले डबल-प्रिसिजन स्टेटवेक्टर FPGA सिम्युलेटर के रूप में स्थापित करता है। इसका महत्व स्टेटवेक्टर सिमुलेशन के घातीय मेमोरी सीलिंग से बचने में नहीं, बल्कि एक उच्च-बैंडविड्थ प्लेटफॉर्म पर एक सत्यापित, हार्डवेयर-फिथफुल कार्यान्वयन प्रदान करने में है। HLS से नेटिव RTL की ओर बढ़कर, लेखक यह प्रदर्शित करते हैं कि HBM-युक्त FPGA पर टाइमिंग क्लोजर प्राप्त करने के लिए मेमोरी इंटरलीविंग और AXI मास्टर काउंट पर स्पष्ट नियंत्रण आवश्यक है। यह कार्य स्केलिंग सीमाओं और विशिष्ट हार्डवेयर विफलता मोड (जैसे सेम-बैंक राइट दोष) का एक ईमानदार लक्षण वर्णन प्रदान करता है, जो भविष्य के हार्डवेयर-एक्सेलरेटेड क्वांटम सिमुलेशन प्रयासों के लिए एक पारदर्शी आधार रेखा प्रदान करता है।