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A Native RTL Quantum Statevector Simulator in FP64 on an HBM-Equipped FPGA

Este artigo apresenta uma implementação nativa em Verilog RTL de um simulador de vetor de estado quântico FP64 de alto desempenho em um FPGA equipado com HBM que alcança fidelidade perfeita para até 15 qubits ao traduzir um kernel HLS validado em lógica escrita à mão com motores de porta especializados e uma arquitetura de memória HBM otimizada, enquanto também documenta uma falha de verificação específica para 16 ou mais qubits.

Autores originais: Nasir Ali Nasir Ali

Publicado 2026-07-02✓ Author reviewed ⓘ

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CC BY 4.0

Autores originais: Nasir Ali Nasir Ali

Artigo original sob licença CC BY 4.0 (https://creativecommons.org/licenses/by/4.0/). ✨ Esta é uma explicação gerada por IA do artigo abaixo. Não foi escrita pelos autores. Para precisão técnica, consulte o artigo original. Ler aviso legal completo

Imagine que você está tentando simular um universo paralelo mágico onde uma única moeda pode ser tanto cara quanto coroa ao mesmo tempo. No mundo da computação quântica, essa "moeda" é um qubit. Para simular um sistema com muitas dessas moedas em um computador comum, você precisa rastrear todas as combinações possíveis de cara e coroa simultaneamente.

Este artigo descreve uma máquina construída sob medida projetada para fazer exatamente isso, mas com um toque especial: em vez de usar um chip de computador padrão, o autor construiu um "cérebro" especializado em um FPGA (um chip que você pode reprogramar como um conjunto de Lego digital) que é repleto de um sistema de memória super-rápido e de alta capacidade chamado HBM.

Aqui está uma decomposição do conteúdo do artigo, usando analogias simples:

1. O Problema: O Gargalo da "Biblioteca"

Simular computadores quânticos é como tentar ler todos os livros de uma biblioteca que dobra de tamanho toda vez que você adiciona uma nova prateleira.

A Matemática: Se você tiver 29 qubits, precisará armazenar 536 milhões de números complexos. Isso é muita informação.
O Gargalo: A maioria dos computadores é rápida em matemática, mas lenta em buscar dados da memória. É como ter um chef genial (o processador) que consegue cozinhar uma refeição em um segundo, mas a despensa (memória) é tão longe que ele passa 99% do tempo andando de um lado para o outro para buscar ingredientes.
O Limite: Por causa disso, a maioria dos simuladores atinge um muro por volta de 29 qubits. Eles simplesmente ficam sem espaço ou tempo.

2. A Solução: Um "Super-Bibliotecário" Personalizado

O autor, Nasir Ali, construiu um motor personalizado chamado qsim em um chip Xilinx Alveo U55C. Este chip é especial porque possui HMB2 (Memória de Alta Largura de Banda).

A Analogia: Imagine uma biblioteca onde os livros não estão em prateleiras em um porão, mas organizados em 8 salas diferentes logo ao lado do chef. O chef tem 8 assistentes (caminhos de dados) que podem pegar livros de todas as 8 salas ao mesmo tempo.
A Velocidade: Essa configuração permite que a máquina mova dados a aproximadamente 460 GB/s. Isso é como baixar toda a internet em poucos segundos, apenas para alimentar o processador.

3. Como Funciona: Os Três Trabalhadores Especializados

A máquina não tenta fazer tudo com um único cérebro gigante. Em vez disso, ela usa três trabalhadores especializados (motores) que lidam com diferentes tipos de "movimentos" quânticos (portas):

O Trabalhador de Matemática (Motor de Qubit Único): Quando um movimento exige matemática complexa (como girar uma moeda), este trabalhador usa uma calculadora altamente ajustada que leva 7 etapas para concluir um cálculo. É rápido e preciso.
O Trabalhador de Troca (Motor CNOT): Alguns movimentos apenas exigem a troca de duas moedas. Este trabalhador não faz matemática; ele apenas troca fisicamente os pacotes de dados. É como um bibliotecário trocando dois livros em uma prateleira sem lê-los.
O Trabalhador de Inversão (Motor CZ): Alguns movimentos apenas invertem o "sinal" de um número (transformando um positivo em um negativo). Este trabalhador apenas inverte uma única chave nos dados. É o trabalhador mais rápido de todos.

4. A Regra das "Nove Portas" (Uma Descoberta Crítica)

Uma das partes mais interessantes do artigo é uma lição aprendida da maneira mais difícil.

O Erro: O autor primeiro tentou projetar o sistema com 16 portas (portas de memória) para a biblioteca, pensando que mais portas significariam um acesso mais rápido.
O Desastre: A fiação interna do chip não conseguiu lidar com 16 portas abertas ao mesmo tempo. Foi como tentar encaixar 16 caminhões de entrega em um estacionamento projetado para 8; eles colidiram uns com os outros e o design falhou.
A Correção: O autor reduziu o design para 9 portas (8 para dados, 1 para instruções). Isso se encaixou perfeitamente. O artigo enfatiza que isso não é apenas um "ajuste"; é uma regra rígida. Se você tentar adicionar mais portas, o chip físico simplesmente não consegue rotear os fios corretamente.

5. Os Resultados: Sucesso e um Glitch

O autor testou esta máquina simulando um "estado GHZ" (um padrão quântico específico) com números crescentes de qubits.

O Sucesso: Para sistemas com 1 a 15 qubits, a máquina funcionou perfeitamente. Ela produziu os resultados corretos com 100% de precisão. O tempo para executar a simulação cresceu de forma previsível (cerca de 2,16 vezes mais lento para cada qubit adicional adicionado), o que condiz com a matemática.
O Glitch: Quando o autor tentou simular 16 ou mais qubits, a máquina começou a dar respostas erradas.
- A Causa: Descobriu-se que, quando o sistema ficava grande demais, dois "Trabalhadores de Troca" tentavam escrever na mesma sala de memória ao mesmo tempo. Eles atrapalharam um ao outro e uma das escritas foi perdida.
- A Correção: O autor encontrou a linha exata de código que causava o congestionamento de tráfego e adicionou uma instrução simples de "espera" para que eles se revezassem. Esta correção é documentada, mas o artigo observa que o teste de hardware final ainda não foi executado para confirmar se a correção funciona no mundo real.

6. A Conexão com o Mundo Real

A máquina não é apenas um brinquedo isolado; ela se conecta ao Qiskit, uma ferramenta de software popular usada por pesquisadores quânticos.

A Ponte: O autor construiu um "tradutor" que pega o código quântico padrão escrito por humanos, decompõe-no nos 19 movimentos específicos que a máquina entende e o envia para o chip.
A Promessa: Se você usar esta ferramenta, ela não voltará silenciosamente para um computador lento se o chip falhar; ela lhe avisará imediatamente se algo estiver errado.

Resumo

Este artigo apresenta um simulador quântico de alta velocidade e construído sob medida que utiliza um chip especializado com enorme largura de banda de memória para simular circuitos quânticos com extrema precisão.

O que alcançou: Simulou com sucesso até 15 qubits com precisão perfeita e provou que um design de memória de "9 portas" específico é necessário para fazer o chip funcionar.
O que descobriu: Bateu em um muro aos 16 qubits devido a um congestionamento de tráfego no sistema de memória, identificou a causa exata e propôs uma correção.
A Conclusão: É uma prova de conceito que mostra como o design cuidadoso da "encanamento" (acesso à memória) de um chip pode torná-lo muito mais rápido para simular física quântica, desde que você respeite os limites físicos da fiação do chip.

Resumo Técnico: Um Simulador de Vetor de Estado Quântico Nativo em RTL em FP64 em um FPGA Equipado com HBM

Declaração do Problema
A simulação de circuitos quânticos de vetor de estado completo requer o armazenamento e a atualização de $2^n$ amplitudes complexas. Em precisão dupla (FP64, 16 bytes por amplitude), isso impõe um teto de memória rígido de aproximadamente 29 qubits em um único dispositivo com 8 GB de memória. Embora a capacidade de memória defina o limite superior, o desempenho de tais simuladores é frequentemente limitado pela largura de banda da memória, em vez da vazão aritmética. Portões de um único qubit exigem tocar em cada amplitude exatamente uma vez, e portões de dois qubits exigem a varredura de todas as amplitudes para identificar pares ativos. Simuladores de FPGA existentes têm sido historicamente limitados ao BRAM interno (limitando-se a ~5–16 qubits) ou DDR4 externo, e a maioria opera em precisão simples ou mista. Além disso, ferramentas de Síntese de Alto Nível (HLS) muitas vezes carecem do controle granular necessário para otimizar o entrelaçamento de memória e a contagem de mestres AXI, levando a falhas de roteamento em tecidos HBM complexos.

Metodologia
O artigo apresenta o qsim, uma implementação nativa de Verilog RTL de um simulador de vetor de estado de precisão dupla visando o FPGA Xilinx Alveo U55C. O design é uma tradução estrutural de um kernel HLS validado (v06) para RTL escrito à mão para ganhar controle explícito sobre a estrutura do pipeline, geometria de memória e temporização.

Arquitetura e Topologia de Memória: O sistema utiliza o subsistema HBM2 de 16 GB do U55C. Um invariante arquitetônico crítico é a restrição de nove mestres AXI: o design utiliza oito portas mestras AXI4 independentes para bancos de amplitudes e uma porta compartilhada para instruções de portão. Esta topologia foi derivada de uma falha de roteamento em uma tentativa anterior de HLS (que tentou usar 17 mestres), onde o roteador do Vivado rejeitou o design de 16 bancos devido à congestão na região do switch HBM. A topologia de oito bancos utiliza um esquema de entrelaçamento módulo-oito (bank(k) = k mod 8) para distribuir os índices de amplitude entre os bancos, permitindo transações AXI4 paralelas.
Motores de Portão (Gate Engines): O kernel implementa 19 opcodes de portão através de três motores especializados:
1. Motor SG (Single-Qubit): Executa matrizes unitárias $2 \times 2$ arbitrárias. Ele emprega um multiplicador complexo FP64 pipelined (cmul_fp64) com latência de 7 ciclos, construído a partir de IPs de Operador de Ponto Flutuante da Xilinx.
2. Motor CNOT: Realiza trocas de amplitude condicionais sem aritmética de ponto flutuante. Inclui um caminho de serialização para trocas de "mesmo banco" (onde o qubit de controle e o alvo mapeiam para o mesmo banco HBM) para evitar colisões de escrita.
3. Motor CZ: Nega as amplitudes invertendo o bit de sinal IEEE 754, não requerendo unidades aritméticas.
Portões Paramétricos: As matrizes para portões paramétricos (RX, RY, RZ, P, U2, U3) são montadas no chip usando um pipeline CORDIC de 24 ciclos para gerar valores de $\cos(\theta)$ e $\sin(\theta)$ . Matrizes fixas são armazenadas em uma ROM combinacional livre de BRAM.
Integração com Host: O sistema é exposto via um BackendV2 do Qiskit 1.0.2. A camada host Python transpila os circuitos para a base nativa de 17 portões, codifica os portões em pacotes de 256 bits e gerencia transferências DMA via Xilinx Runtime (XRT). O backend levanta erros explicitamente se a execução de hardware falhar, evitando o fallback silencioso para software.

Principais Contribuições

Implementação Nativa em RTL: Um kernel Verilog RTL completo e sintetizável para o Alveo U55C, implementando 19 opcodes de portão com precisão FP64, substituindo um design HLS anterior para garantir a viabilidade de roteamento e controle de pipeline.
Arquitetura Validada por Roteamento: O estabelecimento da topologia de nove mestres AXI (8 bancos + 1 portão) como um invariante arquitetônico não negociável, documentado através da análise de uma falha de roteamento anterior.
Motores de Hardware Especializados:
- Um multiplicador complexo FP64 pipelined de 7 ciclos.
- Um motor CNOT com lógica explícita de serialização de escrita de mesmo banco.
- Um motor CZ utilizando inversão do bit de sinal.
Backend Qiskit: Uma integração completa BackendV2 que lida com transpilação, codificação de pacotes e recuperação do vetor de estado, garantindo que o hardware seja o único caminho de execução.
Verificação e Caracterização: Verificação funcional de oito testes de correção (incluindo estados Bell e GHZ) e um experimento de varredura de qubits (n=1 a n=20) quantificando a escala de execução.

Resultos

Correção Funcional: A simulação RTL usando Vivado xsim confirmou todos os oito testes funcionais com erros de amplitude abaixo de $10^{-9}$ .
Varredura GHZ (n=1 a 15): O simulador alcançou fidelidade perfeita ( $F=1.0$ ) para circuitos GHZ de 1 a 15 qubits. O tempo de execução escalou a aproximadamente 2.16× por qubit, ligeiramente acima do mínimo teórico de $2\times$ devido ao overhead do motor CNOT de varrer todos os $2^n$ índices (incluindo os inativos) e custos de transição de FSM fixos.
Falha para n ≥ 16: Para $n \ge 16$ , a simulação falhou (a fidelidade caiu para 0.5). O artigo identifica a causa raiz como um defeito de serialização de escrita de mesmo banco no motor CNOT. Quando o índice do qubit alvo excede 15, todos os pares de troca ativos mapeiam para o mesmo banco HBM. Uma condição de corrida na FSM de escrita permitiu que a segunda escrita de um par fosse descartada se o árbitro retornasse ao estado de ociosidade rápido demais. O artigo documenta uma correção mínima de uma linha (adicionando um estado de espera para o sinal de pronto do árbitro) para resolver o problema.
Desempenho Projetado: No clock alvo de 258.5 MHz, um circuito GHZ de 15 qubits é projetado para executar em ~9.19 ms, enquanto um circuito de 20 qubits levaria ~390 ms (excluindo o defeito).

Significância
O artigo posiciona o qsim como o primeiro simulador de vetor de estado em FPGA de precisão dupla construído em torno de HBM2 e exposto através de um backend moderno e compatível com transpiler do Qiskit. Sua significância não reside em escapar do teto exponencial de memória da simulação de vetor de estado, mas em fornecer uma implementação verificada e fiel ao hardware do método em uma plataforma de alta largura de banda. Ao mover-se de HLS para RTL nativo, os autores demonstram que o controle explícito sobre o entrelaçamento de memória e a contagem de mestres AXI é essencial para alcançar o fechamento de tempo (timing closure) em FPGAs equipados com HBM. O trabalho oferece uma caracterização honesta dos limites de escala e modos específicos de falha de hardware (como o defeito de escrita de mesmo banco), fornecendo uma base transparente para futuros esforços de simulação quântica acelerados por hardware.