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A Native RTL Quantum Statevector Simulator in FP64 on an HBM-Equipped FPGA

Cet article présente une implémentation RTL Verilog native d'un simulateur de vecteur d'état quantique FP64 haute performance sur un FPGA équipé de HBM qui atteint une fidélité parfaite jusqu'à 15 qubits en traduisant un noyau HLS validé en une logique écrite à la main avec des moteurs de portes spécialisés et une architecture mémoire HBM optimisée, tout en documentant un échec de vérification spécifique pour 16 qubits ou plus.

Auteurs originaux : Nasir Ali Nasir Ali

Publié 2026-07-02✓ Author reviewed ⓘ

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CC BY 4.0

Auteurs originaux : Nasir Ali Nasir Ali

Article original sous licence CC BY 4.0 (https://creativecommons.org/licenses/by/4.0/). ✨ Ceci est une explication générée par l'IA de l'article ci-dessous. Elle n'a pas été rédigée par les auteurs. Pour une précision technique, consultez l'article original. Lire la clause de non-responsabilité complète

Imaginez que vous essayez de simuler un univers parallèle et magique où une seule pièce peut être à la fois pile et face en même temps. Dans le monde de l'informatique quantique, cette « pièce » est un qubit. Pour simuler un système composé de nombreuses de ces pièces sur un ordinateur classique, vous devez suivre chaque combinaison possible de pile et de face simultanément.

Ce document décrit une machine conçue sur mesure pour faire exactement cela, mais avec une particularité : au lieu d'utiliser une puce informatique standard, l'auteur a construit un « cerveau » spécialisé sur un FPGA (une puce que vous pouvez reprogrammer comme un jeu de LEGO numérique) qui est doté d'un système de mémoire ultra-rapide et de haute capacité appelé HBM.

Voici une décomposition de l'histoire de ce document, en utilisant des analogies simples :

1. Le Problème : Le goulot d'étranglement de la « Bibliothèque »

Simuler des ordinateurs quantiques, c'est comme essayer de lire tous les livres d'une bibliothèque qui double de taille chaque fois que vous ajoutez une nouvelle étagère.

Le calcul : Si vous avez 29 qubits, vous devez stocker 536 millions de nombres complexes. C'est énormément de données.
Le goulot d'étranglement : La plupart des ordinateurs sont rapides pour les calculs mais lents pour récupérer les données de la mémoire. C'est comme avoir un chef cuisinier génie (le processeur) qui peut préparer un repas en une seconde, mais dont le garde-manger (la mémoire) est si loin que le chef passe 99 % de son temps à faire des allers-retours pour chercher les ingrédients.
La limite : À cause de cela, la plupart des simulateurs atteignent un mur aux alentours de 29 qubits. Ils manquent simplement d'espace ou de temps.

2. La Solution : Un « Super-Bibliothécaire » sur mesure

L'auteur, Nasir Ali, a construit un moteur personnalisé appelé qsim sur une puce Xilinx Alveo U55C. Cette puce est spéciale car elle possède une mémoire HMB2 (High-Bandwidth Memory).

L'analogie : Imaginez une bibliothèque où les livres ne sont pas sur des étagères dans un sous-sol, mais disposés dans 8 pièces différentes juste à côté du chef. Le chef dispose de 8 assistants (chemins de données) qui peuvent récupérer des livres dans les 8 pièces exactement au même moment.
La vitesse : Cette configuration permet à la machine de déplacer des données à environ 460 Go/s. C'est comme télécharger l'intégralité d'Internet en quelques secondes, juste pour nourrir le processeur.

3. Comment cela fonctionne : Les trois travailleurs spécialisés

La machine n'essaie pas de tout faire avec un seul cerveau géant. Au lieu de cela, elle utilise trois travailleurs spécialisés (moteurs) qui gèrent différents types de « mouvements » quantiques (portes) :

Le Travailleur de Calcul (Moteur à qubit unique) : Lorsqu'un mouvement nécessite des calculs complexes (comme faire tourner une pièce), ce travailleur utilise une calculatrice hautement optimisée qui prend 7 étapes pour terminer un calcul. Il est rapide et précis.
Le Travailleur de l'Échange (Moteur CNOT) : Certains mouvements nécessitent simplement d'échanger deux pièces. Ce travailleur ne fait aucun calcul ; il échange simplement les paquets de données. C'est comme un bibliothécaire qui échange deux livres sur une étagère sans les lire.
Le Travailleur de l'Inversion (Moteur CZ) : Certains mouvements consistent simplement à inverser le « signe » d'un nombre (transformer un positif en négatif). Ce travailleur se contente de basculer un interrupteur sur la donnée. C'est le travailleur le plus rapide de tous.

4. La règle des « Neuf Portes » (Une découverte cruciale)

L'une des parties les plus intéressantes du document est une leçon apprise à la dure.

L'erreur : L'auteur a d'abord essayé de concevoir le système avec 16 portes (ports de mémoire) vers la bibliothèque, pensant que plus de portes signifierait un accès plus rapide.
Le crash : Le câblage interne de la puce ne pouvait pas gérer 16 portes ouvertes en même temps. C'était comme essayer de faire entrer 16 camions de livraison dans un parking conçu pour 8 ; ils se sont percutés, et la conception a échoué.
La correction : L'auteur a réduit la conception à 9 portes (8 pour les données, 1 pour les instructions). Cela s'est parfaitement adapté. Le document souligne qu'il ne s'agit pas d'un simple « ajustement » ; c'est une règle stricte. Si vous essayez d'ajouter plus de portes, la puce physique ne peut tout simplement pas router les fils correctement.

5. Les Résultats : Succès et Bug

L'auteur a testé cette machine en simulant un « état GHZ » (un motif quantique spécifique) avec un nombre croissant de qubits.

Le succès : Pour les systèmes de 1 à 15 qubits, la machine a parfaitement fonctionné. Elle a produit les résultats corrects avec une précision de 100 %. Le temps nécessaire pour exécuter la simulation augmentait de manière prévisible (environ 2,16 fois plus lent pour chaque qubit supplémentaire ajouté), ce qui correspond aux calculs mathématiques.
Le bug : Lorsque l'auteur a tenté de simuler 16 qubits ou plus, la machine a commencé à donner de mauvaises réponses.
- La cause : Il s'est avéré que lorsque le système devenait trop grand, deux « Travailleurs d'Échange » essayaient d'écrire dans la même pièce de mémoire exactement au même moment. Ils se gêaient mutuellement, et l'une des écritures était perdue.
- La correction : L'auteur a identifié la ligne de code exacte causant cet embouteillage et a ajouté une simple instruction d'attente (« wait ») pour qu'ils se relaient. Cette correction est documentée, mais le document note que le test matériel final n'a pas encore été effectué pour confirmer que la correction fonctionne dans le monde réel.

6. La Connexion avec le Monde Réel

La machine n'est pas seulement un jouet autonome ; elle se connecte à Qiskit, un outil logiciel populaire utilisé par les chercheurs en quantique.

Le pont : L'auteur a construit un « traducteur » qui prend le code quantique standard écrit par les humains, le décompose en les 19 mouvements spécifiques que la machine comprend, et l'envoie à la puce.
La promesse : Si vous utilisez cet outil, il ne reviendra pas silencieusement vers un ordinateur lent si la puce échoue ; il vous informera immédiatement si quelque chose ne va pas.

Résumé

Ce document présente un simulateur quantique haute vitesse, construit sur mesure, qui utilise une puce spécialisée dotée d'une bande passante mémoire massive pour simuler des circuits quantiques avec une précision extrême.

Ce qu'il a accompli : Il a simulé avec succès jusqu'à 15 qubits avec une précision parfaite et a prouvé qu'une conception de mémoire spécifique à « 9 portes » est nécessaire pour faire fonctionner la puce.
Ce qu'il a découvert : Il a rencontré un obstacle à 16 qubits en raison d'un embouteillage dans le système de mémoire, a identifié la cause exacte et a proposé une correction.
L'essentiel : C'est une preuve de concept qui montre comment la conception minutieuse de la « plomberie » (l'accès à la mémoire) d'une puce peut la rendre beaucoup plus rapide pour simuler la physique quantique, à condition de respecter les limites physiques du câblage de la puce.

Résumé Technique : Un simulateur de vecteur d'état quantique natif en RTL utilisant le FP64 sur un FPGA équipé de HBM

Énoncé du Problème
La simulation de circuits quantiques à vecteur d'état complet nécessite le stockage et la mise à jour de $2^n$ amplitudes complexes. À double précision (FP64, 16 octets par amplitude), cela impose un plafond de mémoire rigide d'environ 29 qubits sur un seul dispositif disposant de 8 Go de mémoire. Bien que la capacité de mémoire définisse la limite supérieure, les performances de tels simulateurs sont souvent contraintes par la bande passante mémoire plutôt que par le débit arithmétique. Les portes à un qubit nécessitent de toucher chaque amplitude exactement une fois, tandis que les portes à deux qubits nécessitent de parcourir toutes les amplitudes pour identifier les paires actives. Les simulateurs FPGA existants ont historiquement été limités par la BRAM sur puce (plafonnant à environ 5–16 qubits) ou par la DDR4 hors puce, et la plupart fonctionnent en précision simple ou mixte. De plus, les outils de Synthèse de Haut Niveau (HLS) manquent souvent du contrôle granulaire requis pour optimiser l'entrelacement de la mémoire et le nombre de maîtres AXI, ce qui conduit à des échecs de routage sur des structures HBM complexes.

Méthodologie
Le présent article présente qsim, une implémentation RTL Verilog native d'un simulateur de vecteur d'état en double précision ciblant le FPGA Xilinx Alveo U55C. La conception est une traduction structurelle d'un noyau HLS validé (v06) en un code RTL écrit à la main afin de gagner un contrôle explicite sur la structure du pipeline, la géométrie de la mémoire et le timing.

Architecture et Topologie de Mémoire : Le système utilise le sous-système HBM2 de l'U55C (16 Go). Un invariant architectural critique est la contrainte des neuf maîtres AXI : la conception utilise huit ports maîtres AXI4 indépendants pour les banques d'amplitudes et un port partagé pour les instructions de porte. Cette topologie a été dérivée d'un échec de routage lors d'une tentative HLS précédente (qui tentait d'utiliser 17 maîtres), où le routeur Vivado a rejeté la conception à 16 banques en raison de la congestion dans la région du commutateur HBM. La topologie à huit banques utilise un schéma d'entrelacement modulo huit (bank(k) = k mod 8) pour distribuer les indices d'amplitude entre les banques, permettant ainsi des transactions AXI4 parallèles.
Moteurs de Portes : Le noyau implémente 19 opcodes de portes via trois moteurs spécialisés :
1. Moteur SG (Single-Qubit) : Exécute des matrices unitaires $2 \times 2$ arbitraires. Il emploie un multiplicateur complexe FP64 pipeliné (cmul_fp64) avec une latence de 7 cycles, construit à partir des IP d'opérateurs de calcul flottant de Xilinx.
2. Moteur CNOT : Effectue des échanges d'amplitudes conditionnels sans calcul en virgule flottante. Il inclut un chemin de sérialisation pour les échanges de "même banque" (où les qubits de contrôle et de cible sont mappés sur la même banque HBM) afin de prévenir les collisions d'écriture.
3. Moteur CZ : Négue les amplitudes en inversant le bit de signe IEEE 754, ne nécessitant aucune unité arithmétique.
Portes Paramétriques : Les matrices pour les portes paramétriques (RX, RY, RZ, P, U2, U3) sont assemblées sur puce à l'aide d'un pipeline CORDIC de 24 cycles pour générer les valeurs $\cos(\theta)$ et $\sin(\theta)$ . Les matrices fixes sont stockées dans une ROM combinatoire sans BRAM.
Intégration de l'Hôte : Le système est exposé via un BackendV2 de Qiskit 1.0.2. La couche hôte Python transpile les circuits vers la base native de 17 portes, encode les portes en paquets de 256 bits et gère les transferts DMA via le Xilinx Runtime (XRT). Le backend lève explicitement des erreurs si l'exécution matérielle échoue, évitant tout repli silencieux vers le logiciel.

Contributions Clés

Implémentation RTL Native : Un noyau RTL Verilog complet et synthétisable pour l'Alveo U55C, implémentant 19 opcodes de portes en précision FP64, remplaçant une conception HLS antérieure pour garantir la faisabilité du routage et le contrôle du pipeline.
Architecture Validée par le Routage : L'établissement de la topologie à neuf maîtres AXI (8 banques + 1 porte) comme un invariant architectural non négociable, documenté par l'analyse d'un échec de routage antérieur.
Moteurs Matériels Spécialisés :
- Un multiplicateur complexe FP64 pipeliné à 7 cycles.
- Un moteur CNOT avec une logique de sérialisation d'écriture de même banque explicite.
- Un moteur CZ utilisant l'inversion du bit de signe.
Backend Qiskit : Une intégration complète BackendV2 qui gère la transpilation, l'encodage des paquets et la récupération du vecteur d'état, garantissant que le matériel est le seul chemin d'exécution.
Vérification et Caractérisation : Vérification fonctionnelle de huit tests de correction (incluant les états de Bell et GHZ) et une expérience de balayage de qubits (n=1 à n=20) quantifiant le passage à l'échelle de l'exécution.

Résultats

Correction Fonctionnelle : La simulation RTL utilisant xsim de Vivado a confirmé les huit tests fonctionnels avec des erreurs d'amplitude inférieures à $10^{-9}$ .
Balayage GHZ (n=1 à 15) : Le simulateur a atteint une fidélité parfaite ( $F=1.0$ ) pour les circuits GHZ de 1 à 15 qubits. Le temps d'exécution a progressé à environ 2,16× par qubit, légèrement au-dessus du minimum théorique de $2\times$ en raison de la surcharge du moteur CNOT qui doit scanner tous les $2^n$ indices (y compris les inactifs) et des coûts de transition de l'automate à états finis (FSM).
Échec pour n ≥ 16 : Pour $n \ge 16$ , la simulation a échoué (la fidélité est tombée à 0,5). L'article identifie la cause profonde comme un défaut de sérialisation d'écriture de même banque dans le moteur CNOT. Lorsque l'indice du qubit cible dépasse 15, toutes les paires d'échange actives sont mappées sur la même banque HBM. Une condition de concurrence (race condition) dans la FSM d'écriture a permis de perdre la seconde écriture d'une paire si l'arbitre revenait trop rapidement à l'état inactif. L'article documente un correctif minimal d'une seule ligne (ajout d'un état d'attente pour le signal ready de l'arbitre) pour résoudre le problème.
Performance Projetée : À la fréquence cible de 258,5 MHz, un circuit GHZ de 15 qubits devrait s'exécuter en ~9,19 ms, tandis qu'un circuit de 20 qubits prendrait ~390 ms (en excluant le défaut).

Signification
L'article positionne qsim comme le premier simulateur de vecteur d'état FPGA en double précision construit autour de HBM2 et exposé via un backend Qiskit moderne et compatible avec le transpileur. Sa signification ne réside pas dans l'échappement au plafond exponentiel de la mémoire de la simulation de vecteur d'état, mais dans la fourniture d'une implémentation vérifiée et fidèle au matériel de cette méthode sur une plateforme à haute bande passante. En passant du HLS au RTL natif, les auteurs démontrent qu'un contrôle explicite sur l'entrelacement de la mémoire et le nombre de maîtres AXI est essentiel pour atteindre la convergence temporelle sur les FPGA équipés de HBM. Ce travail offre une caractérisation honnête des limites de mise à l'échelle et des modes de défaillance matérielle spécifiques (tels que le défaut d'écriture de même banque), fournissant une base transparente pour les futurs efforts de simulation quantique accélérés par le matériel.