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A Native RTL Quantum Statevector Simulator in FP64 on an HBM-Equipped FPGA

本文提出了一种在配备 HBM 的 FPGA 上实现的高性能 FP64 量子态矢量模拟器的原生 Verilog RTL 实现，该实现通过将经过验证的 HLS 内核转化为具有专用门引擎和优化 HBM 存储架构的手写逻辑，实现了高达 15 个量子比特的完美保真度，同时还记录了针对 16 个或更多量子比特时发生的特定验证失败。

原作者： Nasir Ali Nasir Ali

发布于 2026-07-02✓ Author reviewed ⓘ

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CC BY 4.0

原作者： Nasir Ali Nasir Ali

原始论文采用 CC BY 4.0 许可（https://creativecommons.org/licenses/by/4.0/）。 ✨ 这是对下方论文的AI生成解释。它不是由作者撰写的。如需技术准确性，请参阅原始论文。阅读完整免责声明

想象一下，你正在试图模拟一个神奇的平行宇宙，在那里，一枚硬币可以同时既是正面又是反面。在量子计算的世界里，这种“硬币”被称为量子比特（qubit）。要在普通的计算机上模拟拥有许多这样硬币的系统，你需要同时记录每一种可能的正面和反面的组合。

这篇论文描述了一台专门构建的机器，旨在实现这一目标，但它有一个特别之处：作者没有使用标准的计算机芯片，而是构建了一个特殊的“大脑”，这个大脑安装在一个 FPGA（一种你可以像玩数字乐高一样对其进行重编程的芯片）上，并且配备了极其快速、高容量的内存系统——HBM。

以下是这篇论文故事的拆解，使用了简单的类比：

1. 问题所在：“图书馆”瓶颈

模拟量子计算机就像是在尝试阅读一座图书馆里的每一本书，而每当你增加一个新书架时，图书馆的规模就会翻倍。

数学原理： 如果你有 29 个量子比特，你需要存储 5.36 亿个复数。那是海量的数据。
瓶颈： 大多数计算机擅长数学运算，但在从内存中获取数据方面很慢。这就像有一位天才厨师（处理器）可以在一秒内做出一道菜，但储藏室（内存）离得太远，以至于他们 99% 的时间都花在走来走去取食材上。
极限： 因此，大多数模拟器在达到约 29 个量子比特时就会撞墙。它们要么耗尽空间，要么耗尽时间。

2. 解决方案：定制的“超级管理员”

作者 Nasir Ali 在 Xilinx Alveo U55C 芯片上构建了一个名为 qsim 的定制引擎。这款芯片非常特殊，因为它拥有 HBM2（高带宽内存）。

类比： 想象一个图书馆，书并不在地下室的书架上，而是排列在紧挨着厨师的 8 个不同房间里。厨师拥有 8 个助手（数据路径），可以同时从这 8 个房间里取书。
速度： 这种设置允许机器以大约 460 GB/s 的速度移动数据。这就像是在几秒钟内下载完整个互联网，仅仅是为了给处理器“喂食”。

3. 工作原理：三个专业化的工人

这台机器并不试图用一个巨大的大脑完成所有工作。相反，它使用三个专门的工人（引擎）来处理不同类型的量子“动作”（门）：

数学工人（单比特引擎）： 当一个动作需要复杂的数学运算（比如让硬币旋转）时，这个工人会使用一个经过高度优化的计算器，完成一次计算需要 7 个步骤。它既快速又精确。
交换工人（CNOT 引擎）： 有些动作只需要交换两个硬币。这个工人不做任何数学运算；它只是物理性地交换数据包。这就像一个图书管理员在不阅读书本的情况下，直接交换书架上的两本书。
翻转工人（CZ 引擎）： 有些动作只是翻转数字的“符号”（将正数变为负数）。这个工人只需在数据上翻转一个开关即可。它是所有工人中最快的。

4. “九门规则”（一个关键发现）

这篇论文中最有趣的环节之一是从教训中总结出的经验。

错误： 作者最初尝试设计一个拥有 16 扇门（内存端口）的系统来访问图书馆，认为门越多，访问速度就越快。
崩溃： 芯片内部的布线无法同时处理 16 扇门同时开启的情况。这就像试图把 16 辆货运卡车挤进一个只能容纳 8 辆车的停车场；它们互相碰撞，导致设计失败。
修复： 作者将设计减少到了 9 扇门（8 扇用于数据，1 扇用于指令）。这完美契合了需求。论文强调这不仅仅是一个“微调”；这是一个硬性规则。如果你试图增加更多的门，芯片的物理结构根本无法正确布线。

5. 结果：成功与小故障

作者通过用不断增加的量子比特数来模拟一个“GHZ 态”（一种特定的量子模式）来测试这台机器。

成功： 对于 1 到 15 个量子比特 的系统，机器运行完美。它产生了 100% 准确的结果。运行模拟所需的时间随量子比特数的增加而呈现可预测的增长（每增加一个量子比特，速度大约变慢 2.16 倍），这符合数学逻辑。
故障： 当作者尝试模拟 16 个或更多量子比特 时，机器开始给出错误的答案。
- 原因： 原来当系统变得太大时，两个“交换工人”试图在同一时间向同一个内存房间写入数据。他们互相干扰，导致其中一次写入丢失了。
- 修复： 作者找到了导致这场交通拥堵的具体代码行，并添加了一个简单的“等待”指令，让它们轮流操作。虽然该修复方案已被记录，但论文指出，最终的硬件测试尚未运行，以确认该修复在现实世界中是否有效。

6. 与现实世界的联系

这台机器不仅仅是一个独立的玩具；它连接到 Qiskit，这是一个被量子研究人员广泛使用的流行软件工具。

桥梁： 作者构建了一个“翻译器”，它能接收人类编写的标准量子代码，将其分解为机器能理解的 19 种特定动作，然后发送给芯片。
承诺： 如果你使用这个工具，当芯片出现故障时，它不会默默退回到缓慢的普通计算机上运行，而是会立即告诉你出了什么问题。

总结

这篇论文展示了一个高速、定制化的量子模拟器，它利用具有海量内存带宽的专用芯片，以极高的精度模拟量子电路。

它实现了什么： 它成功模拟了高达 15 个量子比特的系统，并实现了完美的准确度，同时证明了特定的“9 门”内存设计对于使芯片正常工作是必要的。
它发现了什么： 由于内存系统中的交通拥堵，它在 16 个量子比特处遇到了障碍，并确定了确切的原因，提出了修复方案。
核心结论： 这是一项概念验证，表明通过精心设计芯片的“管道”（内存访问），可以显著提高模拟量子物理的速度，前提是必须尊重芯片布线的物理极限。

技术摘要：一种在配备 HBM 的 FPGA 上以 FP64 实现的原生 RTL 量子态矢量模拟器

问题陈述
全态矢量量子线路模拟需要存储并更新 $2^n$ 个复数振幅。在双精度（FP64，每个振幅 16 字节）下，这在单台设备上造成了约 29 个量子比特的硬性内存上限（基于 8 GB 内存）。虽然内存容量定义了上限，但此类模拟器的性能通常受限于内存带宽而非算术吞吐量。单比特门需要访问每个振幅一次，而双比特门则需要扫描所有振幅以识别活跃对。现有的 FPGA 模拟器历史上一直受限于片上 BRAM（上限约为 5–16 个量子比特）或片外 DDR4，且大多数采用单精度或混合精度。此外，高层次综合（HLS）工具通常缺乏优化内存交织和 AXI 主机计数所需的细粒度控制，导致在复杂的 HBM 织构上出现布线失败。

方法论
本文介绍了一种名为 qsim 的原生 Verilog RTL 实现，该实现是一个针对 Xilinx Alveo U55C FPGA 的双精度态矢量模拟器。该设计是将经过验证的 HLS 内核（v06）进行结构化转换后的产物，通过手写的 RTL 来获得对流水线结构、内存几何形状和时序的显式控制。

架构与内存拓扑： 系统利用了 U55C 的 16 GB HBM2 子系统。一个关键的架构不变性是 九个 AXI 主机约束：设计使用了八个独立的 AXI4 主机端口用于振幅库，以及一个共享端口用于门指令。这一拓扑结构源于此前 HLS 尝试中的布线失败（当时尝试使用 17 个主机，由于 HBM 开关区域的拥塞，Vivado 布线器拒绝了 16 库的设计）。八库拓扑结构使用模 8 交织方案（bank(k) = k mod 8）将振幅索引分布到各个库中，从而实现并行的 AXI4 事务。
门引擎： 该内核通过三个专门的引擎实现了 19 个门操作码：
1. SG 引擎（单比特）： 执行任意 $2 \times 2$ 酉矩阵。它采用了一个流水线化的 FP64 复数乘法器（cmul_fp64），该乘法器具有 7 个周期的延迟，由 Xilinx 浮点运算算子 IP 构建而成。
2. CNOT 引擎： 执行无需浮点运算的条件振幅交换。它包含一个针对“同库”交换（即控制比特和目标比特映射到同一个 HBM 库时）的串行化路径，以防止写冲突。
3. CZ 引擎： 通过反转 IEEE 754 符号位来取反振幅，无需算术单元。
参数化门： 矩阵（RX, RY, RZ, P, U2, U3）通过一个 24 周期 CORDIC 流水线在片上组装，以生成 $\cos(\theta)$ 和 $\sin(\theta)$ 值。固定矩阵存储在无 BRAM 的组合逻辑 ROM 中。
主机集成： 系统通过 Qiskit 1.0.2 BackendV2 进行暴露。Python 主机层将线路转译为原生的 17 门基组，将门编码为 256 位数据包，并通过 Xilinx Runtime (XRT) 管理 DMA 传输。后端会在硬件执行失败时显式抛出错误，避免静默回退到软件执行。

核心贡献

原生 RTL 实现： 一个完整的、可综合的针对 Alveo U55C 的 Verilog RTL 内核，实现了 FP64 精度的 19 个门操作码，取代了之前的 HLS 设计，以确保布线可行性和流水线控制。
经布线验证的架构： 确立了九个 AXI 主机（8 个库 + 1 个门）的拓扑结构作为不可逾越的架构不变性，并通过对先前布线失败的分析进行了记录。
专门的硬件引擎：
- 一个 7 周期流水线化的 FP64 复数乘法器。
- 一个带有显式同库写串行化逻辑的 CNOT 引擎。
- 一个利用符号位反转的 CZ 引擎。
Qiskit 后端： 一个完整的 BackendV2 集成，负责处理转译、数据包编码和态矢量检索，确保硬件是唯一的执行路径。
验证与特性表征： 通过八项正确性测试（包括 Bell 态和 GHZ 态）进行功能验证，以及通过量子比特扫描实验（n=1 到 n=20）量化执行缩放情况。

结果

功能正确性： 使用 Vivado xsim 的 RTL 仿真确认了所有八项功能测试，振幅误差低于 $10^{-9}$ 。
GHZ 扫描（n=1 至 15）： 模拟器在 1 到 15 个量子比特的 GHZ 电路中实现了完美保真度（ $F=1.0$ ）。执行时间随量子比特数增加约 2.16 倍，略高于理论上的 $2\times$ 最小值，这是由于 CNOT 引擎需要扫描所有 $2^n$ 个索引（包括非活跃索引）的开销以及固定的 FSM 转换成本。
n ≥ 16 失败： 对于 $n \ge 16$ ，模拟失败（保真度降至 0.5）。论文指出其根本原因是 CNOT 引擎中的 同库写串行化缺陷。当目标比特索引超过 15 时，所有活跃的交换对都映射到同一个 HBM 库。写 FSM 中的一个竞态条件导致如果仲裁器返回空闲状态过快，则会导致一对中的第二次写入被丢弃。论文记录了一个极简的一行代码修复方案（为仲裁器的 ready 信号添加一个等待状态）来解决此问题。
预期性能： 在 258.5 MHz 的目标时钟下，15 个量子比特的 GHZ 电路预计执行时间约为 9.19 ms，而 20 个量子比特的电路将耗时约 390 ms（不考虑缺陷）。

意义
本文将 qsim 定位为第一个围绕 HBM2 构建并可通过现代、具备转译感知能力的 Qiskit 后端暴露的双精度态矢量 FPGA 模拟器。其意义不在于逃避态矢量模拟的指数级内存限制，而在于提供了一个在高性能带宽平台上经过验证且符合硬件特征的实现。通过从 HLS 转向原生 RTL，作者证明了对于在配备 HBM 的 FPGA 上实现时序收敛，对内存交织和 AXI 主机数量进行显式控制是至关重要的。这项工作对缩放极限和特定的硬件失效模式（如同库写缺陷）进行了诚实的表征，为未来的硬件加速量子模拟研究提供了透明的基准。