Energy-efficient programmable integrated photonics via optimized Euler rotations

技術的サマリー：最適化されたオイラー回転によるエネルギー効率の高いプログラム可能集積フォトニクス

問題定義
プログラム可能集積フォトニクス（PIP）は、可干渉性干渉計のメッシュを通じて再構成可能な $N \times N$ 単一行列変換を可能にするものとして、光信号処理および計算のための重要なプラットフォームとして登場した。これらのシステムは高帯域幅と低遅延を提供する一方で、そのスケーラビリティはエネルギー消費によってますます制約されている。構成要素（BB）の数が数百から数千に増えるにつれて、位相シフタに必要な累積的な物理的な駆動が、重大なエネルギーのボトルネックを生み出している。従来の最適化戦略は、無関係なコンポーネントの剪定や、メッシュ全体への位相要件の再分配などのシステムレベルのアプローチに焦点を当ててきた。しかし、これらの方法は変換がどのように分配されるかに焦点を当てており、それが物理的にどのように実装されるかには焦点を当てていない。未探索の基本的な自由度が残されている：個々の $2 \times 2$ 単一変換の物理的実装に内在する数学的な縮退である。具体的には、同じ単一行列の同値な分解が基本オイラー回転に分解される際、Bloch 球上で異なる軌跡をたどることができ、その結果として著しく異なる累積位相と、ひいては異なるエネルギーコストをもたらす。

手法
著者は、基礎的な BB のレベルでエネルギー消費を分析・最小化するための幾何学的枠組みを導入し、これを任意の $N \times N$ 行列に拡張する。

1. 幾何学的表現：BB 内の光場は、Bloch 球上の状態としてモデル化される。$2 \times 2$ 単一変換は、入力状態と出力状態を接続する回転として解釈される。この回転は、それぞれ固定ビームスプリッタと可変位相シフタに対応する、カルテシアン軸（$\hat{x}$ および $\hat{z}$）周りの基本回転の列に因数分解される。
2. オイラー分解と縮退：汎用 BB の伝達行列は、オイラー回転に分解される：$T_{2\times2}(\alpha, \beta, \gamma) = \hat{R}_z(\gamma)\hat{R}_x(-\pi/2)\hat{R}_z(\beta)\hat{R}_x(-\pi/2)\hat{R}_z(\alpha)$。著者は、目標単一行列とオイラー角のセット $(\alpha, \beta, \gamma)$ との間の写像が一意ではないことを実証する。複数の同値な角のセットが同じ変換を生成できるが、Bloch 球上で異なる幾何学的経路をたどる。
3. エネルギー指標：累積位相の総和、すなわち $|\alpha| + |\beta| + |\gamma|$ が、エネルギー消費の代理指標として定義される。最適化の目標は、この和を最小化するオイラー角のセットを選択し、それによって最短の回転軌跡を特定することである。
4. 物理的実装の制約：本研究は、2 つのハードウェア構成を区別する：
   • デュアル位相シフタ実装：並列導波路内で独立して駆動される 2 つの位相シフタを使用することで、正および負の回転角（$\alpha = \alpha_2 - \alpha_1$）が可能となり、Bloch 球上で時計回りおよび反時計回りの両方の回転にアクセスできる。
   • シングル位相シフタ実装：単一の位相シフタを使用すると、回転が一方の符号（例えば正のみ）に制限され、到達不可能な方向に対して補完的な回転（$2\pi - \alpha$）を使用せざるを得なくなり、累積位相の総和が増加する。
5. 検証：この枠組みは以下の方法で検証された：
   • 実験的：汎用 $2 \times 2$ プロセッサおよび多目的六角メッシュ（Smartlight）を実装したシリコン・オン・インシュレータ（SOI）チップの製造。
   • 数値的：高次元行列（$N$ は最大 500）、フィードフォワードニューラルネットワーク（MNIST 分類）、およびフォトニック量子ゲート（CH、FSim、RZX）のシミュレーション。

主要な結果

• 2×2 単一プロセッサ：2,000 件のランダムな $2 \times 2$ 変換に対する実験的検証により、最小エネルギーのオイラー軌跡を選択することが電力消費を大幅に削減することが確認された。さらに、デュアル位相シフタ実装を使用することは、より高いエネルギーの補完的回転を強要されるシングル位相シフタアーキテクチャと比較して、さらに大きな節約を可能にした。
• スケーラビリティ：高次元行列に対する数値的推定によると、非最適実装は次元が増加するにつれて電力消費が急速に増加する。$500 \times 500$ 行列の場合、最適化された実装は、最高電力構成と比較して総電力消費を約 413 W 削減する。
• ニューラルネットワーク：フィードフォワードニューラルネットワークのシミュレーション（隠れ層 3 層、ニューロン数 16〜256）において、最適化された戦略は、非最適化構成と比較して電力消費を 5.5 倍から 8.2 倍削減し、節約額はネットワークの次元とともに増加した。
• 量子ゲート：2 量子ビットゲート実装（4×4 単一行列）において、このアプローチは 1.4 倍から 2.8 倍の電力削減をもたらし、フォトニック量子プロセッサへの適用可能性を実証した。
• 六角メッシュ：最適化の傾向は、多目的六角メッシュアーキテクチャにおいても維持され、この手法が専用フィードフォワード設計を超えて適用可能であることを確認した。

意義と主張
本論文は、古典的および量子の両方のアプリケーション向けに、よりエネルギー効率の高い大規模 PIP プロセッサへの一般的な道筋を確立すると主張している。オイラー回転の数学的縮退を利用することで、著者は、基盤となる回路トポロジーを変更したり、新しい材料を必要としたりすることなく、エネルギー消費を最小化するための物理的に根拠のある手法を提供する。この枠組みは、特定の位相シフタ機構（熱光学、電気光学、MEMS など）に関して技術に依存しないが、ハードウェアが物理的に必要な回転方向にアクセスできることが前提であり（単一符号技術の場合、多くの場合デュアル駆動が必要となる）。この研究は、PIP プロセッサが数千の構成要素にスケールするにつれて、個々の BB の軌跡を最適化することが、エネルギー密度の限界を克服し、次世代の光計算および信号処理システムを実現するための重要な要因となることを示唆している。