Leveraging High-Level Synthesis and Large Language Models to Generate, Simulate, and Deploy a Uniform Random Number Generator Hardware Design

기술 요약

문제 정의
본 논문은 애플리케이션 특화 집적 회로(ASIC) 및 도메인 특화 컴퓨팅 가속기 설계와 관련된 높은 진입 장벽 문제를 다룹니다. 특히 사물인터넷(IoT) 및 개념 증명(PoC) 프로토타입 분야에서의 문제를 주목합니다. 전통적인 하드웨어 설계 흐름은 종종 전문 지식과 독점적인 도구를 필요로 하며, 이는 하드웨어 세대의 신속한 프로토타이핑과 혁신을 제한합니다.

방법론
저자들은 대규모 언어 모델(LLM)을 활용하여 하드웨어 설계를 자동 생성하는 새로운 고수준 합성(HLS) 방법론을 제안합니다. 이 접근 방식의 핵심은 LLM을 사용하여 필요한 코드와 스크립트를 생성하고, 이를 엄격하게 오픈 소스 툴체인을 통해 처리하는 것입니다. 특히, 본 방법론은 실제 합성 및 컴파일 단계에서 LLM을 제외하며, 대신 130nm 공정 노드를 위한 검증된 오픈 소스 실리콘 설계 도구에 의존합니다.

사례 연구로서, 저자들은 Wishbone 인터페이스를 갖춘 치환 합동 생성(permuted congruential) 난수 생성기(RNG)를 생성하는 데 이 워크플로우를 적용했습니다. 검증 과정 또한 LLM에 의해 보강되었으며, LLM은 시뮬레이션 스크립트를 생성하는 데 사용되었습니다. 생성된 RNG의 기능 및 통계적 품질은 LLM이 생성한 시뮬레이션과 표준 Dieharder 무작위성 테스트 스위트를 통해 검증되었습니다.

주요 기여

• 엔드 투 엔드 LLM 지원 워크플로우: LLM이 하드웨어 기술(Verilog), 시뮬레이션 환경(Python), 테스트 스크립트를 생성하고, 이를 오픈 소스 도구를 통해 실행하는 입증된 파이프라인을 제시합니다.
• 오픈 소스 통합: 합성 및 배포 단계에서 (LLM 자체를 제외한) 오픈 소스 도구만을 독점적으로 사용하여 재현성과 접근성을 보장합니다.
• 포괄적인 문서화: 사례 연구에 사용된 모든 LLM 채팅 로그, Python 스크립트, Verilog 코드 및 시뮬레이션 결과를 문서화함으로써 완전한 투명성을 제공합니다.
• 검증: 생성된 RNG 설계를 Dieharder 테스트 스위트에 대해 성공적으로 검증하여, LLM 기반으로 생성된 하드웨어의 통계적 품질을 확인하였습니다.

결과
본 방법론은 Wishbone 인터페이스를 갖춘 기능적인 치환 합동 생성 RNG를 성공적으로 생성했습니다. 해당 설계는 Dieharder 무작위성 테스트 스위트를 통과하였으며, 이는 LLM 지원 워크플로우를 통해 생성된 하드웨어가 난수 생성 품질에 대한 표준 요구 사항을 충족함을 나타냅니다. 설계 생성부터 시뮬레이션 및 검증에 이르는 전체 과정은 설명된 오픈 소스 툴체인을 사용하여 완료되었습니다.

의의
본 논문은 LLM 기반 설계 생성과 오픈 소스 실리콘 설계 도구를 결합한 이 방법론이 ASIC 설계를 혁신할 잠재력이 있다고 주장합니다. 구체적으로, 이 방법론은 IoT 애플리케이션을 위한 도메인 특화 컴퓨팅 가속기 구축과 향후 더 발전된 공정 노드에서 제작될 개념 증명 프로토타입 생성을 위한 진입 장벽을 크게 낮출 수 있다고 주장합니다. 본 연구는 더욱 접근 가능하고 자동화된 하드웨어 개발 주기로의 전환을 시사합니다.