Leveraging High-Level Synthesis and Large Language Models to Generate, Simulate, and Deploy a Uniform Random Number Generator Hardware Design

Resumo Técnico

Declaração do Problema
O artigo aborda a alta barreira de entrada associada ao projeto de circuitos integrados de aplicação específica (ASICs) e aceleradores de computação de domínio específico, particularmente para a Internet das Coisas (IoT) e protótipos de prova de conceito. Os fluxos tradicionais de projeto de hardware frequentemente exigem conhecimentos especializados e ferramentas proprietárias, limitando a acessibilidade para prototipagem rápida e inovação na geração de hardware.

Metodologia
Os autores propõem uma nova metodologia de síntese de alto nível (HLS) que utiliza Modelos de Linguagem de Grande Escala (LLMs) para automatizar a geração de projetos de hardware. O núcleo desta abordagem envolve o uso de um LLM para gerar o código e os scripts necessários, que são então processados através de uma cadeia de ferramentas estritamente de código aberto. Notavelmente, a metodologia exclui os LLMs das etapas de síntese e compilação propriamente ditas, baseando-se, em vez disso, em ferramentas estabelecidas de design de silício de código aberto para um nó de processo de 130 nm.

Como estudo de caso, os autores aplicaram este fluxo de trabalho para gerar um gerador de números aleatórios (RNG) congruencial permutado apresentando uma interface Wishbone. O processo de verificação também foi aumentado pelo LLM, que foi utilizado para gerar scripts de simulação. A funcionalidade e a qualidade estatística do RNG gerado foram validadas utilizando estas simulações geradas por LLM e o conjunto de testes de aleatoriedade padrão Dieharder.

Principais Contribuições

• Fluxo de Trabalho de Ponta a Ponta Assistido por LLM: Uma pipeline demonstrada onde os LLMs geram descrições de hardware (Verilog), ambientes de simulação (Python) e scripts de teste, que são então executados via ferramentas de código aberto.
• Integração de Código Aberto: O uso exclusivo de ferramentas de código aberto (excluindo o próprio LLM) para as fases de síntese e implantação, garantindo reprodutibilidade e acessibilidade.
• Documentação Abrangente: O artigo fornece transparência total ao documentar todos os logs de chat do LLM, scripts Python, código Verilog e resultados de simulação utilizados no estudo de caso.
• Validação: Verificação bem-sucedida do projeto do RNG gerado contra o conjunto de testes Dieharder, confirmando a qualidade estatística do hardware gerado via LLM.

Resultados
A metodologia gerou com sucesso um RNG congruencial permutado funcional com uma interface Wishbone. O projeto passou no conjunto de testes de aleatoriedade Dieharder, indicando que o hardware gerado através do fluxo de trabalho assistido por LLM atende aos requisitos padrão para a qualidade de geração de números aleatórios. Todo o processo, desde a geração do design até a simulação e verificação, foi concluído utilizando a cadeia de ferramentas de código aberto descrita.

Significância
O artigo postula que esta metodologia, combinando a geração de design impulsionada por LLM com ferramentas de design de silício de código aberto, tem o potencial de revolucionar o projeto de ASICs. Especificamente, afirma que pode reduzir significativamente a barreira de entrada para a construção de aceleradores de computação de domínio específico para aplicações de IoT e para a criação de protótipos de prova de conceito destinados à fabricação posterior em nós de processo mais avançados. O trabalho sugere uma mudança em direção a ciclos de desenvolvimento de hardware mais acessíveis e automatizados.