Simultaneous Multi-die Floorplanning and Technology Assignment

논문 요약: 이종 통합을 위한 동시 멀티 다이 플로어플래닝 및 기술 할당 (SMUFTA)

1. 문제 정의 (Problem Definition)

• 배경: 이종 통합 (Heterogeneous Integration, 2.5D Chiplet 및 3D IC) 은 고성능 컴퓨팅, 5G, AI 등 다양한 분야에서 단일 칩에 복잡한 설계를 통합하는 핵심 기술입니다. 이는 서로 다른 제조 공정 (기술 노드) 을 가진 여러 다이 (Die) 를 결합하는 것을 포함합니다.
• 기존 연구의 한계: 기존의 플로어플래닝 연구들은 대부분 기술 할당 (Technology Assignment) 을 고정된 전제로 가정하고 수행되었습니다. 즉, 각 블록이 어떤 기술 노드에서 구현될지는 미리 결정되어 있다고 보았습니다.
• 핵심 문제: 이종 통합 환경에서는 **플로어플래닝 (배치)**과 기술 할당이 밀접하게 연관되어 있습니다. 블록의 기술 노드를 미리 고정하면 인터커넥트, 타이밍, 전력, 면적 등 시스템 전체의 성능에 미치는 영향을 고려하지 못하게 되어 비최적 해를 도출할 수 있습니다.
• 목표: 본 논문은 SMUFTA (Simultaneous Multi-die Floorplanning and Technology Assignment) 문제를 정의하고, 기술 선택을 변수로 포함하여 면적 (Area), 와이어 길이 (Wirelength), 성능 (Timing/TNS), 전력 (Power), 비용 (Cost) 을 동시에 최적화하는 체계적인 연구가 필요함을 제기합니다.

2. 제안된 방법론 (Methodology)

저자들은 SMUFTA 문제를 해결하기 위해 다음과 같은 단계별 프레임워크를 제안했습니다.

• PPA (Performance, Power, Area) 추정 모델:

  • 블록의 기술 노드별 PPA 특성을 빠르게 추정하기 위해 XGBoost 기반의 머신러닝 (ML) 모델을 활용합니다.
  • 이 모델은 배치 후 분석 데이터 (Vectorless analysis) 를 기반으로 학습되었으며, HDL 코드와 합성 파라미터를 입력받아 면적, 전력, 타이밍 (TNS) 을 예측합니다.

• 최적화 알고리즘 (3 가지 접근법):

  1. 시뮬레이티드 어닐링 (SA): 전통적인 최적화 기법으로, B*-tree 표현을 기반으로 블록 교환, 삽입/삭제, 종횡비 변경, 회전 등의 연산을 수행합니다.
  2. 베이지안 최적화 (BO): 확률적 대리 모델 (Gaussian Process) 을 사용하여 전역 최적화를 수행하며, 샘플 효율성이 높습니다.
  3. 강화 학습 (RL): PPO (Proximal Policy Optimization) 알고리즘을 적용합니다. 각 다이 (Die) 에 전용 에이전트를 할당하여 해당 다이의 기술 특성을 학습하고, B*-tree 상태 공간에서 최적의 배치를 탐색합니다.

• 프로세스 단계:

  1. Phase I (초기 다이 할당): ML 모델을 사용하여 블록의 예상 면적을 계산하고, 기술 노드별 스케일링 인자를 고려하여 다이 간에 블록을 균등하게 분배합니다.
  2. Phase II (다이 내부 플로어플래닝): SA, BO, RL 중 하나의 방법을 사용하여 각 다이 내부의 블록 배치를 최적화합니다.
  3. Phase III (다이 간 정제): 주기적으로 블록을 한 다이에서 다른 다이로 재할당 (Re-assignment) 하여 전역 최적해를 탐색합니다.
  4. Phase IV (TSV 실행 가능성 확보 - 3D IC): 3D 구조의 경우 TSV (Through-Silicon Via) 연결을 위한 공간 확보를 위해 빈 공간 (White Space) 을 할당하거나 삽입합니다.

3. 주요 기여 (Key Contributions)

• 최초의 체계적 연구: 이종 통합 환경에서 기술 할당을 변수로 포함하는 동시 멀티 다이 플로어플래닝 (SMUFTA) 문제를 최초로 체계적으로 다뤘습니다.
• 계란과 닭의 딜레마 해결: "어떤 기술로 만들지 결정해야 배치가 가능하고, 배치를 해야 기술의 효율성을 알 수 있다"는 딜레마를 ML 기반 PPA 추정과 반복적 최적화를 통해 해결했습니다.
• 다양한 최적화 기법 비교: SA, BO, RL 등 세 가지 최적화 기법을 도입하여 비교 분석했습니다. 특히 RL 기반 접근법이 기술별 특성을 학습하여 가장 우수한 성능을 보임을 입증했습니다.
• 상업적 도구 검증: Synopsys Design Compiler 와 Cadence Innovus/Integrity 등 상업용 EDA 도구를 통해 2.5D 및 3D IC 설계에 대한 타당성을 검증했습니다.

4. 실험 결과 (Results)

• 실험 환경: IWLS 2005 벤치마크 및 OpenPiton (RISC-V) 시스템 등을 사용하여 45nm 와 7nm 기술을 조합한 2.5D 및 3D 구성으로 실험했습니다.
• 성능 비교 (Baseline vs SMUFTA):
  • Baseline: 그리디 (Greedy) 방식의 파티셔닝과 할당 후 SA 기반 플로어플래닝을 수행한 기준선입니다.
  • SMUFTA-RL (최고 성능): RL 기반 방법이 모든 지표에서 가장 우수한 결과를 보였습니다.
    • 2.5D Chiplet: 성능 (TNS) 11.6%, 전력 9%, 면적 9.6%, 비용 6.7%, 와이어 길이 8.2% 개선.
    • 3D IC: 성능 13.3%, 전력 7.7%, 면적 8.9%, 비용 5.4%, 와이어 길이 7.2% 개선.
  • 하드 IP 지원: 고정된 기술 노드를 가진 하드 IP 블록이 포함된 경우에도 SMUFTA-RL 이 기존 방법 대비 10% 이상의 PPAC(성능, 전력, 면적, 비용) 개선을 달성했습니다.
• 시간적 효율성: RL 기반 방법은 4 다이 구성에서 Baseline 보다 실행 시간이 더 짧았으며, SA 나 BO 는 상대적으로 느렸습니다.

5. 의의 및 결론 (Significance & Conclusion)

• 산업적 필요성 충족: 칩릿 (Chiplet) 과 3D IC 기술이 확산됨에 따라 필수적이지만 연구가 부족했던 '기술 할당' 문제를 해결하여, 설계자가 최적의 기술 조합을 자동으로 찾을 수 있는 길을 열었습니다.
• PPAC 최적화: 단순한 면적 축소뿐만 아니라 전력, 성능, 제조 비용까지 종합적으로 고려한 최적화가 가능함을 입증했습니다.
• 향후 연구: 본 연구는 열 (Thermal) 효과, 기계적 스트레스 (Warpage), 신뢰성 문제를 다루지 않았으며, 향후 연구에서 이를 확장할 계획입니다.

결론적으로, 이 논문은 이종 통합 설계의 복잡성을 해결하기 위해 머신러닝과 강화 학습을 접목한 새로운 패러다임을 제시하며, 기존 그리디 방식의 한계를 극복하고 PPAC 전반에 걸쳐 상당한 개선을 이끌어냈음을 입증했습니다.