Recovery dynamics of a gap-engineered transmon after a quasiparticle burst

기술 요약: 갭 엔지니어링된 트랜스몬의 준입자 버스트 발생 후 회복 역학

문제 정의
초전도 양자 프로세서는 오류가 공간적 및 시간적으로 상관관계가 없다고 가정하는 양자 오류 정정(QEC) 프로토콜에 의존한다. 그러나 이온화 방사선 충격은 고에너지 포논을 생성하여 쿠퍼 쌍을 끊는 고에너지 포논 버스트를 유발하며, 이는 여러 큐비트에 걸쳐 일시적인 비평형 준입자(Quasiparticle, QP) 밀도를 생성한다. 이러한 "버스트" 이벤트는 상관된 오류와 큐비트 결맞음의 일시적 저하를 일으키며, 이는 QEC의 확장성에 심각한 위협이 된다. 한편, 조셉슨 접합(Josephson junction)에 초전도 에너지 갭 차이($\delta\Delta$)를 만드는 "갭 엔지니어링(gap engineering)"은 상주(steady-state) 준입자의 준입자 터널링을 억제하는 것으로 알려져 있으나, 포논 욕조(phonon bath) 자체가 평형에서 멀리 벗어난 고에너지 비평형 상태인 방사선 버스트 상황에서도 그 효능이 유지되는지는 여전히 미지의 영역이다. 구체적으로, 갭 차이가 준입자 터널링을 방지할 수 있는지 여부는 포논 욕조가 고에너지 비평형 상태로 구동될 때 불분명하다.

방법론
저자들은 사파이어 기판 위에 제작된 3D 알루미늄 트랜스몬 큐비트를 사용하여 이 문제를 실험적으로 조사하였다. 이들은 서로 다른 조셉슨 접합 박막 두께 쌍을 가진 세 가지 서로 다른 소자를 설계하여, 약 0 GHz에서 10 GHz 사이의 다양한 갭 차이($\delta\Delta$)를 구현하였다.

1. 갭 특성화: 저자들은 먼저 상주 상태에서의 전하 패리티 전환율(charge-parity-switching rates)의 온도 의존성을 측정함으로써 갭 엔지니어링을 벤치마킹하였다. 이 전환율들을 준입자 터널링의 이론적 모델에 피팅함으로써, 각 소자의 정확한 $\delta\Delta$와 상주 비평형 준입자 밀도를 추출하였다.
2. 버스트 탐지: 방사선 버스트를 시뮬레이션하고 탐지하기 위해, 연구팀은 큐비트 상태를 지속적으로 모니터링하였으며, 큐비트를 들뜬 상태 $|1\rangle$로 반복적으로 투영한 후 매 5.7 $\mu$s마다 이완 이벤트($|1\rangle \to |0\rangle$)를 측정하였다. 버스트는 포아송 배경(Poissonian background)에 비해 비정상적으로 많은 이완 이벤트가 포함된 창(1 ms 지속 시간)으로 식별되었다.
3. 회복 역학: 버스트가 확인되면, 저자들은 큐비트 이완율($\Gamma_{10}$)과 들뜸율($\Gamma_{01}$)의 시간 진화 과정을 분석하여 회복 단계 동안의 유효 큐비트 온도($T_q$)와 준입자 밀도($x_{QP}$)를 추출하였다.

주요 결과

• 버스트 탐지 억제의 제한적 효과: 갭 엔지니어링은 갭 차이가 거의 없는 소자에 비해, 가장 큰 갭 차이($\delta\Delta \approx 8.2$ GHz)를 가진 소자에서 버스트 탐지율을 5배 감소시켰다.
• 상주 상태 기대치와의 불일치: 이 5배의 감소는 상주 준입자에 대해 관찰된 억제 효과보다 4 orders of magnitude(10,000배)나 부족한 수치이다. 상주 상태에서 큰 $\delta\Delta$는 준입자들이 냉동기 기저 온도($\sim 25$ mK)로 열평형을 이루기 때문에 준입자 터널링을 효과적으로 차단한다.
• 상승된 기판 온도: 저자들은 버스트 중의 제한적인 억제 효과를 유효 칩 온도의 일시적 상승 때문이라고 설명한다. 이완율과 들뜸율의 비율을 분석한 결과, 버스트 발생 시 유효 큐비트 온도가 약 90 mK까지 급증함을 확인하였다.
• 포논 열평형 병목 현상: 상승된 온도는 약 6 ms 동안 지속되었는데, 이는 준입자 밀도의 붕괴 시간($\sim 0.7$ ms)보다 약 10배 더 긴 시간이다. 이는 방사선 충격으로 생성된 "뜨거운" 포논들이 기판 내에 갇혀 있으며, 칩 클램프를 통한 열적 연결을 통해 매우 느리게 탈출하고 있음을 나타낸다.
• 실패 메커니즘: 약 90 mK의 온도에서는 열 에너지($k_B T$)가 갭 차이 장벽($\delta\Delta - hf_q$)을 극복하기에 충분하므로, 갭 엔지니어링이 터널링 유도 이완을 방지하는 데 효과가 떨어진다.

의의 및 주장
본 논문은 갭 엔지니어링이 상주 준입자에 의한 결맞음 저하를 억제하는 강력한 도구이지만, 방사선 버스트에 의한 상관된 오류를 완화하는 능력은 기판의 열역학적 진화에 의해 근본적으로 제한된다는 점을 입증한다. 저자들은 칩에서 뜨거운 포논의 느린 탈출이 갭 차이가 준입자 터널링을 차단하기에 불충분한 일시적 열 환경을 조성한다고 주장한다.

결과적으로, 저자들은 버스트 유도 오류를 억제하기 위한 미래 전략이 다음 두 가지 측면을 모두 다루어야 한다고 주장한다:

1. 갭 차이 증대: 더 높은 초전도 갭을 가진 물질(예: granular aluminum)을 사용하여, 과도기적 가열 단계 중에도 $\delta\Delta \gg k_B T$를 보장해야 한다.
2. 포논 탈출 개선: 칩과 크라이오스탯 베이스 플레이트 사이의 열적 연결을 강화하거나, 뜨거운 포논을 흡수할 수 있는 상전도 금속 패치를 도입하여 충격 중 및 충격 후 기판의 냉각 속도를 가속화해야 한다.

이 연구는 대규모 양자 프로세서의 상관된 오류를 완화하기 위해서는 큐비트 수준의 엔지니어링뿐만 아니라, 칩-기판 시스템 전체의 열 관리라는 총체적인 접근 방식이 필요함을 강조한다.