How nanotextured interfaces influence the electronics in perovskite solar cells

기술 요약: 페로브스카이트 태양전지의 전자 성능에 미치는 나노 텍스처 인터페이스의 영향

문제 제기
페로브스카이트 태양전지 (PSC) 는 실리콘과 경쟁할 수 있는 광전 변환 효율 (PCE) 을 달성했으나, 나노 텍스처 인터페이스가 그들의 전자적 성능에 미치는 영향은 여전히 불분명합니다. 텍스처링이 빛 산란을 통해 광흡수 및 단락 전류 밀도 ($J_{SC}$) 를 향상시키는 것은 널리 인식되고 있지만, 개방 회로 전압 ($V_{OC}$) 에 대한 영향에 관한 실험적 보고는 상반됩니다. 일부 연구는 탠덤 구조에서 최대 +45 mV 의 전압 이득을 관찰하는 반면, 다른 연구들은 전압 손실을 보고합니다. 기존 시뮬레이션 도구는 종종 맞춤형 물리 모델을 모델링할 유연성이 부족하거나, 나노 스케일 텍스처의 공간적 효과를 포착하지 못하는 1 차원 접근법에 국한되어 있습니다. 결과적으로 텍스처링이 $V_{OC}$를 향상시키거나 저하시키는 이유에 대한 상세한 물리적 이해가 부족합니다.

방법론
저자들은 단일 접합 페로브스카이트 태양전지를 조사하기 위해 광학 및 전자 솔버를 결합한 다차원 시뮬레이션 프레임워크를 제시합니다.

• 광학 시뮬레이션: JCMsuite를 통한 유한 요소법 (FEM) 을 사용하여 시간 조화 맥스웰 방정식을 풀어 페로브스카이트 층 내의 광생성률 ($G$) 을 계산합니다. 장치 기하구조는 유리 기판, ITO, 정공 수송층 (HTL, PTAA), 페로브스카이트 흡수체 (3 양이온 Cs$_{0.05}$(Fa$_{83}$MA$_{17}$)$_{0.95}$PbI$_{83}$Br$_{17}$), 전자 수송층 (ETL, C$_{60}$), 그리고 구리 백 컨택트를 포함합니다. 정현파 나노 텍스처는 고정된 주기 ($w_T = 750$ nm) 와 가변적인 높이 ($h_T$는 0 에서 750 nm 까지) 를 가지며 유리/ITO, ITO/HTL, HTL/PVK 인터페이스에 도입됩니다.
• 전자 시뮬레이션: 광학적 광생성 프로파일이 유한 체적 (FV) 메시에 보간되어 ChargeTransport.jl솔버의 소스 항으로 사용됩니다. 이 솔버는 페로브스카이트 층 내의 이동성 이온 공백을 포함하여 전자와 정공에 대한 결합된 드리프트 - 확산 방정식을 다룹니다. 모델은 방사 재결합, Shockley-Read-Hall (SRH) 재결합, 그리고 인터페이스 재결합을 고려합니다.
• 시뮬레이션 프로토콜: 이온 운동과 관련된 히스테리시스 효과를 피하기 위해 시뮬레이션은 빠른 스캔 속도 ($10^3$ V/s) 를 사용하여 이온 재분포를 효과적으로 억제합니다. 연구는 HTL 및 ETL 인터페이스에서의 표면 재결합 속도 ($v$) 를 변화시켜 특정 영향을 분리하기 위해 네 가지 시나리오 (C1–C4) 를 분석합니다.

주요 기여 및 결과
본 연구는 나노 텍스처가 전기장을 재분배하고 캐리어 역학을 변경하는 방식을 정량화하여, $V_{OC}$에 관한 상반된 실험적 관찰을 설명하는 메커니즘을 밝혀냅니다.

1. 광학적 이득 대 전자적 손실:

   • 텍스처링은 반사 및 기생 흡수를 줄임으로써 달성 가능한 최대 단락 전류 밀도 ($J_{gen}$) 를 일관되게 증가시킵니다.
   • 그러나 실제 $J_{SC}$ 및 PCE 는 표면 재결합에 크게 의존합니다. 중간 정도의 텍스처 높이 ($\le 300$ nm) 는 표면 재결합 속도와 관계없이 일관되게 PCE 를 증가시킵니다.

2. $V_{OC}$ 및 $J_{SC}$에 대한 상반된 영향:

   • HTL 인터페이스: 텍스처링된 HTL 인터페이스에서의 표면 재결합은 주로 $J_{SC}$에 영향을 미칩니다. 텍스처 높이가 증가함에 따라 HTL 인터페이스 면적이 확장되어 저전압에서 재결합 손실이 증가합니다. HTL 재결합 속도 ($v_{HTL}$) 를 낮추면 $J_{SC}$가 광학적 이상치에 더 가깝게 유지될 수 있습니다.
   • ETL 인터페이스: 텍스처링되지 않은 ETL 인터페이스에서의 표면 재결합이 $V_{OC}$를 지배합니다.
     • 높은 $v_{ETL}$을 가진 경우 (참고 C1), ETL 인터페이스에서의 증가된 재결합으로 인해 텍스처 높이에 따라 $V_{OC}$가 단조롭게 감소합니다.
     • 낮은 $v_{ETL}$을 가진 경우 (C3, C4), $V_{OC}$는 텍스처 높이에 따라 증가합니다. 이 반직관적인 이득은 개방 회로 조건 근처에서 캐리어 밀도 불균형 ($n_p > n_n$) 을 유도하기 때문에 발생합니다. 이 불균형은 벌크 내 SRH 재결합 속도를 감소시킵니다 (SRH 는 $n_p \approx n_n$일 때 최대화됨). 따라서 준페르미 준위 분리가 증가하고 $V_{OC}$가 상승합니다.

3. 전기장 재분배:

   • 텍스처링은 내부 전기장을 재분배하여 골짜기에서는 강하게 만들고 피크에서는 약하게 만듭니다. 이로 인해 골짜기에서는 전하 분리가 향상되지만 피크에서는 국소적 캐리어 축적이 발생하여 관찰된 재결합 경향을 유발합니다.

4. 정량적 발견:

   • 최대 PCE 는 약 300 nm 의 텍스처 높이에서 달성됩니다.
   • 기준 구성 (C1) 의 경우, 텍스처링은 주로 $J_{SC}$ 증가에 기인하며 약간의 $V_{OC}$ 손실을 동반하여 약 0.6% 절대 PCE 이득을 제공합니다.
   • 두 인터페이스가 모두 잘 패시베이션된 경우 (C4), 텍스처링은 $J_{SC}$와 $V_{OC}$가 동시에 증가하여 약 1.5% 절대 PCE 이득을 제공합니다.
   • 낮은 재결합 시나리오에서 관찰된 $V_{OC}$ 이득은 $J_{SC}$에 대한 $V_{OC}$의 로그적 의존성만으로 설명할 수 있는 수준을 초과하여, 캐리어 불균형으로 인한 벌크 재결합 감소의 역할을 확인시켜 줍니다.

의의 및 주장
본 논문은 텍스처링이 $V_{OC}$에 미치는 영향이 텍스처 자체의 고유한 특성이 아니라 텍스처링되지 않은 ETL 인터페이스의 표면 재결합 속도에 의해 결정됨을 입증함으로써 실험 문헌의 모호함을 해소했다고 주장합니다.

• 설계 가이드라인: 저자들은 텍스처링으로부터 $V_{OC}$ 이득을 끌어내기 위해서는 평평한 ETL 인터페이스의 효과적인 패시베이션이 중요하며, $J_{SC}$ 개선을 극대화하기 위해서는 텍스처링된 HTL 인터페이스의 패시베이션이 필수적이라고 제안합니다.
• 범위: 이러한 발견은 차세대 텍스처링 페로브스카이트 태양전지, 발광 다이오드, 및 광검출기 설계에 대한 이론적 기초를 제공합니다. 본 연구는 텍스처링이 광학적 이점을 제공하지만, 그 전자적 영향은 복잡하며 성능 저하를 피하기 위해 신중한 인터페이스 공학이 필요함을 강조합니다.