논문 요약: Assertain - 대규모 언어 모델을 활용한 자동화된 보안 어설션 생성

이 논문은 현대 시스템 온 칩 (SoC) 설계의 복잡성 증가로 인해 발생하는 하드웨어 보안 위험을 해결하기 위해 제안된 Assertain이라는 자동화 프레임워크를 소개합니다. 수동으로 수행되는 보안 속성 (Security Property) 명세 작성의 병목 현상을 극복하고, 형식적 속성 검증 (FPV) 의 효율성을 높이는 것을 목표로 합니다.

1. 문제 정의 (Problem)

• 복잡성 증가와 보안 위험: 현대 SoC 설계의 복잡성과 상호 연결성 증가는 하드웨어 수준의 취약점을 발견하기 어렵게 만들며, 데이터 유출, 재정적 손실, 시스템 오작동 등의 심각한 결과를 초래할 수 있습니다.
• 수동 검증의 한계: 전통적인 형식적 속성 검증 (FPV) 은 강력한 이론적 기반을 가지고 있지만, SystemVerilog 어설션 (SVA) 작성에 깊은 도메인 지식과 설계에 대한 정밀한 이해가 필요하여 수동으로 수행됩니다. 이는 시간 소모가 크고 오류가 발생하기 쉬우며, 알려진 위협 모델에 편향되어 새로운 또는 미묘한 아키텍처 취약점을 놓칠 수 있습니다.
• 기존 LLM 접근법의 부족: 최근 대규모 언어 모델 (LLM) 이 코드 생성에 활용되고 있으나, 기존 보안 속성 생성 연구들은 위협 인식 (Threat Awareness) 이 부족하거나, 설계 컨텍스트를 체계적으로 매핑하지 못해 '환각 (Hallucination)' 현상이 발생하거나 실행 불가능한 어설션을 생성하는 문제가 있었습니다.

2. 방법론 (Methodology)

Assertain 은 RTL 설계 분석, 공통 취약점 목록 (CWE) 매핑, 그리고 위협 모델 지능을 통합하여 보안 속성과 실행 가능한 SVA 를 자동 생성하는 3 단계 아키텍처를 사용합니다.

A. 지식 매핑 (Knowledge Mapping)

• 구조적 정렬 (Structural Alignment): LLM 을 사용하여 입력된 RTL 설계를 미리 정의된 하드웨어 카테고리 (예: 메모리 구성 요소, 통신 인터페이스 등) 로 분류합니다. 이를 통해 설계 유형에 해당하는 대표적인 CWE ID 목록을 정적 지식 베이스에서 매핑합니다.
• 위협 벡터 통합 (Threat Vector Integration): 사용자가 정의한 위협 모델 (예: 사이드 채널 공격, 권한 상승 등) 을 표준화된 CWE ID 로 변환합니다.
• 컨텍스트 교차 (Context Intersection): 구조적 취약점과 위협에서 도출된 취약점의 교집합 ($C_{target} = C_{struct} \cap C_{threat}$) 을 계산하여, 특정 하드웨어 구현의 공격 표면과 엄격하게 관련된 속성만 생성하도록 노이즈를 줄입니다.

B. 컨텍스트 인식 생성 (Context-Aware Generation)

• 하이브리드 프롬프트: 각 취약점에 대해 LLM 에게 역할 (하드웨어 보안 엔지니어), 취약점 정의, 그리고 전체 RTL 소스 코드를 주입하는 프롬프트를 구성합니다.
• 반복적 생성 및 정제: LLM 에게 여러 번 (N 회) 쿼리를 보내 다양한 시나리오를 생성하게 한 후, 중복을 제거하고 구조화된 테이블 (Markdown) 로 출력합니다.
• 규칙 기반 제약: 생성된 어설션이 문법적으로 올바르고 의미론적으로 타당하도록 엄격한 규칙을 적용합니다 (예: 시그널 바인딩, 타이밍 연산자 사용, 리셋 처리, 환각 방지 등).

C. 자기 성찰 정제 (Self-Reflection Refinement)

• 환각 제거 및 검증: 생성된 초기 어설션 ($P_{raw}$) 과 전체 RTL 소스 코드를 비교하여 존재하지 않는 시그널이나 잘못된 구문을 참조하는 어설션을 필터링합니다.
• 최종 합성: 검증된 어설션만 추출하여 컴파일 가능한 .sva 모듈로 변환합니다. 이 과정에서 타입 캐스팅, 구조체 접근 등 RTL 에 정의된 모든 요소를 정확히 반영하도록 합니다.

3. 주요 기여 (Key Contributions)

1. 위협 인식형 자동 생성 프레임워크: 단순한 기능적 검증이 아닌, 설계 구조와 위협 모델을 결합한 CWE 매핑을 통해 보안 중심의 어설션을 자동 생성합니다.
2. 자기 성찰 (Self-Reflection) 메커니즘: LLM 의 환각 현상을 줄이고 문법적/의미론적 일관성을 보장하기 위한 2 단계 정제 프로세스를 도입했습니다.
3. 아키텍처 결함 탐지 능력: 기존 설계가 현재 사양과 일치하는지 확인하는 것을 넘어, 보안 원칙 (예: 재전송 공격 방지, 결함 허용, 역할 분리 등) 에 부합하지 않는 아키텍처적 결함을 찾아내는 '네거티브 테스트' 기능을 제공합니다.

4. 실험 결과 (Results)

11 개의 대표적인 하드웨어 설계 (Door_Lock, MIPS, UART, MMU 등) 를 대상으로 평가한 결과, Assertain 은 기준 모델인 GPT-5 보다 월등히 우수한 성능을 보였습니다.

• 성능 향상:
  • 올바른 어설션 생성: GPT-5 대비 61.22% 향상.
  • 고유 CWE 커버리지: GPT-5 대비 59.49% 향상.
  • 아키텍처 결함 탐지: GPT-5 대비 67.92% 향상.
• 구체적 사례:
  • DMI_JTAG: 오류 발생 시 데이터 영구 노출을 방지하는 기밀성 속성과 트랜잭션 기원 무결성을 검증하는 속성을 성공적으로 생성했습니다.
  • UART: 디버그 모드에서의 민감한 정보 유출을 차단하는 속성을 생성했습니다.
  • 아키텍처적 결함 발견: Password_Verification 모듈에서 재전송 공격을 막기 위한 난수 생성 부재, Door_Lock 에서 SEU(단일 이벤트 교란) 에 대한 복구 메커니즘 부재, I2C 컨트롤러의 역할 분리 (Confused Deputy) 문제 등을 자동으로 식별하고 경고했습니다.

5. 의의 및 결론 (Significance)

• 보안 검증의 패러다임 전환: Assertain 은 단순한 기능 검증 도구를 넘어, 설계가 보안 원칙을 준수하는지 평가하는 '자동화된 보안 아키텍트' 역할을 수행합니다.
• 실용성: 수동으로 작성하기 어렵고 시간이 많이 소요되는 보안 속성을 자동화하여, 하드웨어 보안 검증의 확장성과 커버리지를 획기적으로 개선했습니다.
• 미래 전망: 이 연구는 LLM 을 하드웨어 보안에 적용하는 새로운 기준을 제시하며, 향후 더 넓은 CWE 지식 베이스와 전체 SoC 플랫폼으로의 확장을 통해 하드웨어 보안 생태계의 신뢰성을 높이는 데 기여할 것으로 기대됩니다.

이 논문은 하드웨어 보안 검증 분야에서 LLM 의 잠재력을 극대화하면서도 그 한계 (환각, 문법 오류 등) 를 체계적으로 해결한 선구적인 연구로 평가됩니다.