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Assertain: Automated Security Assertion Generation Using Large Language Models

本文提出了名为 Assertain 的自动化框架，该框架利用大语言模型结合自反思机制，通过集成 RTL 设计分析、CWE 映射和威胁模型情报，自动生成高质量的 SystemVerilog 安全断言，从而显著提升了硬件安全验证的漏洞覆盖率和效率。

原作者： Shams Tarek, Dipayan Saha, Khan Thamid Hasan, Sujan Kumar Saha, Mark Tehranipoor, Farimah Farahmandi

发布于 2026-04-03

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CC BY 4.0

原作者： Shams Tarek, Dipayan Saha, Khan Thamid Hasan, Sujan Kumar Saha, Mark Tehranipoor, Farimah Farahmandi

原始论文采用 CC BY 4.0 许可（http://creativecommons.org/licenses/by/4.0/）。 ✨ 这是对下方论文的AI生成解释。它不是由作者撰写或认可的。如需技术准确性，请参阅原始论文。阅读完整免责声明

这篇论文介绍了一个名为 Assertain 的新工具，它的任务是用人工智能（AI）来自动给芯片设计“写安全规则”，防止黑客攻击。

为了让你更容易理解，我们可以把芯片设计想象成建造一座极其复杂的摩天大楼，而这篇论文就是关于如何自动给这座大楼安装“智能安保系统”的故事。

1. 背景：大楼太复杂，保安忙不过来

现在的芯片（SoC）就像一座拥有成千上万个房间、无数条走廊和复杂电路的摩天大楼。

传统方法：以前，我们需要雇佣一群超级专业的“保安队长”（人类工程师），他们要拿着图纸，一个个房间去检查，手动写下“如果门被强行打开，必须报警”这样的规则。
问题：大楼太复杂了，变化太快，靠人手写规则既慢又容易出错。很多隐蔽的漏洞（比如某个窗户没锁好，或者某个通风管道能让人爬进去）会被漏掉。

2. 解决方案：Assertain —— 一个“懂行”的 AI 安全顾问

作者们开发了一个叫 Assertain 的框架，它就像是一个拥有超级大脑的 AI 安全顾问。它不需要人类手把手教，就能自动生成这些安保规则（在芯片领域叫 SystemVerilog Assertions，简称 SVA）。

它的工作流程分为三步，我们可以用**“找茬”**的比喻来理解：

第一步：知识地图（对号入座）

AI 不会瞎猜。它先看这座大楼（芯片设计）是什么类型的（是银行金库？还是普通办公室？），然后查阅一本**“漏洞百科全书”**（CWE，通用弱点枚举）。

比喻：就像保安先看你是开银行的，就立刻知道要重点防范“抢劫”和“盗窃”；如果你是开医院的，就重点防范“火灾”和“断电”。AI 把大楼类型和可能的漏洞类型精准匹配起来，排除掉无关的干扰项。

第二步：生成规则（AI 写剧本）

AI 根据匹配到的漏洞类型，结合大楼的具体图纸（RTL 代码），开始自动编写安保规则。

比喻：AI 会写出这样的剧本：“如果有人在非工作时间试图打开金库门（攻击场景），那么警报必须立刻响起，并且门必须自动锁死（规则）。”
关键点：为了防止 AI 胡说八道（比如编造不存在的门或窗户），它被要求反复思考、自我修正。它会生成很多个版本，然后挑出最靠谱的那些。

第三步：自我反思（模拟演练）

这是最精彩的一步。AI 写完规则后，会拿着规则去和原始图纸进行“对质”。

比喻：AI 会问自己：“我刚才写的规则里提到的‘通风管道’，图纸上真的有吗？如果没有，这条规则就是废话，删掉！”或者“这个规则语法对吗？能执行吗？”
通过这种**“自我反思”**，它过滤掉了所有错误的、不存在的或无法执行的规则，只留下真正能用的“金句”。

3. 效果：比顶级 AI 强一大截

作者们拿这个工具去测试了 11 种不同的芯片设计（比如密码锁、处理器、通信接口等），并把它和目前最强的通用 AI（GPT-5）做对比。

结果惊人：Assertain 在生成正确的安全规则数量上，比 GPT-5 多了 61%；在发现独特的漏洞类型上，多了 59%；在发现深层架构缺陷（比如设计思路本身的错误）上，多了 67%。
比喻：如果 GPT-5 能发现 10 个漏洞，Assertain 就能发现 17 个，而且它发现的很多是 GPT-5 完全看不到的“隐形杀手”。

4. 实际案例：它发现了什么？

论文里举了几个有趣的例子，展示了 AI 如何发现人类容易忽略的“设计思路缺陷”：

重放攻击（Replay Attack）：
- 场景：一个密码验证模块。
- AI 发现：如果黑客截获了一次正确的密码信号，反复发送，系统竟然会一直通过！
- AI 的对策：生成规则要求“每次验证必须用不同的随机数”，防止黑客“偷梁换柱”。
故障恢复（Fault Tolerance）：
- 场景：一个电子门锁。
- AI 发现：如果宇宙射线导致芯片里的一个比特位翻转（比如 0 变成了 1），门锁的状态机可能会卡死在“永远打不开”或“永远开着”的非法状态。
- AI 的对策：生成规则，要求系统一旦进入非法状态，必须能在下一个瞬间自动跳回“安全状态”。
角色混淆（Confused Deputy）：
- 场景：一个通信接口。
- AI 发现：同一个设备如果同时扮演“管理员”和“普通用户”两个角色，可能会导致权限混乱，被黑客利用。
- AI 的对策：生成规则，强制规定“管理员模式开启时，绝对不能同时处于普通用户模式”。

总结

简单来说，Assertain 就是一个自动化的芯片安全架构师。

它不再依赖人类工程师熬夜写规则，而是利用 AI 的超强记忆力（知识库）和逻辑推理能力（自我反思），自动为复杂的芯片设计找出所有可能的“后门”和“漏洞”，并生成严密的“安保规则”。这不仅大大加快了芯片设计的速度，更重要的是，它让芯片在面对日益狡猾的黑客时，变得更加坚固和聪明。

这篇论文的核心思想就是：在芯片设计越来越复杂的今天，我们需要用更聪明的 AI 来保护硬件安全，而不是靠人海战术。

论文技术总结：Assertain

1. 研究背景与问题定义 (Problem)

随着现代片上系统（SoC）设计的复杂度和互联性急剧增加，硬件安全风险显著上升。传统的硬件安全验证流程面临以下主要瓶颈：

人工瓶颈：形式化属性验证（FPV）依赖于手动编写安全属性和 SystemVerilog 断言（SVA），这需要深厚的领域知识和对设计的全面了解，耗时且容易出错。
覆盖不足：手动方法往往局限于已知或预期的需求，难以发现细微的架构弱点或新兴的漏洞。
现有 LLM 方法的局限性：虽然大语言模型（LLM）在代码生成方面表现出色，但现有的基于 LLM 的安全断言生成方法存在以下缺陷：
- 缺乏明确的威胁感知（Threat Awareness）。
- 未能将设计行为系统地映射到标准化的漏洞分类（如 CWE）。
- 生成的断言常出现“幻觉”（引用不存在的信号）或上下文不一致，导致无法通过形式化工具验证。

核心目标：开发一个自动化框架，将高层威胁意图和低层设计工件（RTL）转化为严谨的形式化验证工件（可执行的 SVA），同时确保语法正确性和语义一致性。

2. 方法论 (Methodology)

Assertain 框架通过三个主要阶段实现自动化生成，其核心是将结构化的 RTL 分析与威胁模型智能相结合，并利用 CWE（通用弱点枚举）作为语义桥梁。

阶段 I：知识映射 (Knowledge Mapping)

结构对齐 ( $M_{rtl}$ )：利用 LLM 将输入的 RTL 设计分类到预定义的硬件类别（如“存储组件”、“通信接口”等），并基于静态知识库将其映射到相关的 CWE ID。这避免了 LLM 直接幻觉漏洞映射。
威胁向量集成 ( $M_{threat}$ )：将用户定义的威胁模型（如“侧信道攻击”、“权限提升”）映射到具体的 CWE ID。
上下文交集：计算结构隐含弱点 ( $C_{struct}$ ) 与威胁衍生的弱点 ( $C_{threat}$ ) 的交集，得到目标搜索空间 $C_{target}$ 。这确保了生成的属性严格针对特定硬件实现的攻击面，减少噪声。

阶段 II：上下文感知生成 (Context-Aware Generation)

混合提示构建：针对每个目标弱点 $w \in C_{target}$ $w \in C_{t a r g e t}$ ，构建包含三层上下文的提示（Prompt）：
1. 角色上下文：设定 LLM 为硬件安全专家。
2. 漏洞上下文：提供弱点的定义、后果和示例。
3. 设计上下文：注入完整的 RTL 源代码（包括模块头、信号声明和逻辑），要求 LLM 推断顶层模块和层次结构。
迭代生成与聚合：对每个弱点进行 $N$ 次迭代查询，生成结构化的三元组（安全场景、自然语言属性、候选 SVA）。通过去重和聚合，形成原始属性集 $P_{raw}$ 。
规则约束：提示工程强制 LLM 遵循严格的 SVA 语法规则（如时序操作符 |-> vs |=> 的正确使用、复位逻辑处理、禁止引用不存在的信号等），以防止常见的形式化验证陷阱。

阶段 III：自反思精炼 (Self-Reflection Refinement)

语义推导与验证：引入一个精炼模块，接收原始候选断言 ( $P_{raw}$ ) 和完整 RTL 代码 ( $D$ )。
过滤幻觉：提取 RTL 中所有有效的标识符（输入、输出、寄存器、参数等），验证断言中引用的信号是否存在。移除引用未定义标识符的断言。
合成输出：将剩余的断言合成为独立的、可编译的 .sva 文件，包含必要的宏定义、时间尺度和错误消息。
模型分工：在实现中，分类和精炼使用 GPT-4o，生成使用 GPT-5，以确保最佳性能。

3. 关键贡献 (Key Contributions)

统一的自动化框架：首次提出将 RTL 结构分析、CWE 映射和威胁模型智能统一在一个框架中，用于自动生成安全断言。
CWE 驱动的语义对齐：利用 CWE 作为标准本体，将抽象的威胁转化为具体的、可验证的弱点类别，显著提高了断言的相关性。
自反思精炼机制：通过“生成 - 验证 - 过滤”的闭环，有效解决了 LLM 常见的信号幻觉和语法错误问题，确保输出可直接被形式化工具使用。
架构差距分析能力：框架不仅能验证功能正确性，还能生成“负面测试”断言。如果断言失败，它揭示的不是功能 Bug，而是架构安全缺口（如缺乏防重放机制、故障恢复能力不足等），从而指导设计加固。

4. 实验结果 (Results)

研究在 11 个具有代表性的硬件设计（包括 Door_Lock, DMI_JTAG, AES, MIPS, SoC_Subsystem 等）上进行了评估，对比基线模型（GPT-5）与 Assertain 框架：

断言生成质量：
- 在正确断言生成数量上，Assertain 比 GPT-5 高出 61.22%。
- 在功能正确性方面，Assertain 在大多数设计中保持了 100% 或接近 100% 的正确率，而在复杂设计（如 SoC_Subsystem）中仍优于基线。
漏洞覆盖范围：
- 在唯一 CWE 覆盖率上，Assertain 比 GPT-5 高出 59.49%。例如，在 MIPS 和 MMU 设计中，检测到的唯一 CWE 类别数量是基线的两倍多。
架构缺陷检测：
- 在架构缺陷检测方面，Assertain 比 GPT-5 高出 67.92%。
- 案例研究展示了框架如何发现传统方法忽略的问题，例如：
  - 重放攻击：发现密码验证模块缺乏挑战/响应机制。
  - 故障容错：发现门锁设计在单粒子翻转（SEU）下无法从非法状态恢复。
  - 角色隔离：发现 I2C 控制器可能同时处于主/从模式导致的权限提升风险。
  - 抗干扰：发现控制信号缺乏多周期稳定性滤波，易受毛刺攻击。

5. 意义与影响 (Significance)

提升安全验证效率：大幅减少了手动编写安全属性的时间和人力成本，使形式化验证能够扩展到更复杂的 SoC 设计。
扩大漏洞覆盖：通过系统化的 CWE 映射和威胁建模，能够发现传统基于功能验证流程中遗漏的深层架构漏洞。
从“验证实现”到“验证规范”：Assertain 不仅检查代码是否符合规格，还评估规格本身是否安全。它充当了“自动化安全架构师”的角色，定义了系统“应该”具备的安全状态，而不仅仅是当前实现的状态。
推动 AI 在硬件安全中的应用：证明了结合领域知识（CWE 本体）和自反思机制的 LLM 应用，可以有效克服纯生成式 AI 在关键安全任务中的幻觉问题，为未来的硬件安全自动化验证提供了新的范式。

总结：Assertain 通过结合结构分析、威胁情报和 LLM 的自反思能力，成功解决了硬件安全断言生成中的可扩展性、准确性和覆盖度问题，显著提升了硬件安全验证的自动化水平和质量。