Assertain: Automated Security Assertion Generation Using Large Language Models

यहाँ शोध पत्र "Assertain: Large Language Models का उपयोग करके स्वचालित सुरक्षा अभिकथन (Security Assertion) पीढ़ी" का विस्तृत तकनीकी सारांश दिया गया है।

1. समस्या विवरण (Problem Statement)

आधुनिक सिस्टम-ऑन-चिप (SoC) डिज़ाइन तेजी से जटिल होते जा रहे हैं, जिससे हार्डवेयर सुरक्षा जोखिम बढ़ रहे हैं। पारंपरिक सत्यापन विधियाँ महत्वपूर्ण बाधाओं का सामना करती हैं:

• मैनुअल बाधा (Manual Bottleneck): सुरक्षा-केंद्रित SystemVerilog Assertions (SVAs) लिखने के लिए गहरे डोमेन विशेषज्ञता और मैन्युअल प्रयास की आवश्यकता होती है, जो समय लेने वाला और त्रुटिपूर्ण है।
• स्केलेबिलिटी मुद्दे (Scalability Issues): पारंपरिक एसर्शन-आधारित सत्यापन (ABV), बढ़ती डिज़ाइन जटिलता और विकसित होते खतरों के साथ तालमेल बिठाने में संघर्ष करता है।
• LLM की सीमाएँ: जबकि Large Language Models (LLMs) कोड सिंथेसिस में आशाजनक दिखते हैं, सुरक्षा गुणों (security properties) के पीढ़ी के मौजूदा दृष्टिकोण निम्नलिखित समस्याओं से ग्रस्त हैं:
  • भ्रम (Hallucinations): अस्तित्वहीन सिग्नल्स का संदर्भ देने वाले या अमान्य सिंटैक्स का उपयोग करने वाले एसर्शन उत्पन्न करना।
  • खतरे के प्रति जागरूकता की कमी (Lack of Threat Awareness): डिज़ाइन व्यवहार को मानकीकृत भेद्यता वर्गों (जैसे, CWE) के साथ मैप करने में विफलता।
  • संदर्भ असंगतता (Context Inconsistency): ऐसे एसर्शन जो सिमेंटिक विसंगतियों के कारण औपचारिक सत्यापन उपकरणों (formal verification tools) द्वारा निष्पादित नहीं किए जा सकते।

2. कार्यप्रणाली: Assertain फ्रेमवर्क (Methodology: The Assertain Framework)

शोध पत्र Assertain का प्रस्ताव करता है, जो एक स्वचालित फ्रेमवर्क है जो RTL डिज़ाइन विश्लेषण, कॉमन वीकनेस एन्यूमरेशन (CWE) मैपिंग और थ्रेट मॉडल इंटेलिजेंस को एकीकृत करता है। यह फ्रेमवर्क तीन विशिष्ट चरणों में कार्य करता है:

चरण I: ज्ञान मानचित्रण (Knowledge Mapping - Semantic Alignment)

यह चरण डिज़ाइन और थ्रेट संदर्भों को एक मानकीकृत ऑन्टोलॉजी (CWE) के साथ संरेखित करके पीढ़ी प्रक्रिया को वास्तविकता के आधार पर स्थापित करता है।

• संरचनात्मक संरेखण ($M_{rtl}$): एक LLM इनपुट RTL डिज़ाइन को पूर्व-निर्धारित हार्डवेयर श्रेणियों (जैसे, "मेमोरी कंपोनेंट्स", "कम्युनिकेशन इंटरफेस") में वर्गीकृत करता है। यह डिज़ाइन को प्रतिनिधि CWEs के एक स्थिर नॉलेज बेस से मैप करता है, जिससे LLM को गलत भेद्यता मैपिंग करने से रोका जा सके।
• थ्रेट वेक्टर एकीकरण ($M_{threat}$): उपयोगकर्ता-परिभाषित थ्रेट मॉडल (जैसे, "साइड चैनल अटैक") को एक लुकअप डेटाबेस के माध्यम से विशिष्ट CWE पहचानकर्ताओं (identifiers) के साथ सामान्यीकृत और मैप किया जाता है।
• संदर्भ प्रतिच्छेदन (Context Intersection): लक्षित खोज स्थान ($C_{target}$) संरचनात्मक रूप से निहित कमजोरियों और थ्रेट-व्युत्पन्न कमजोरियों का प्रतिच्छेदन है। यह सुनिश्चित करता है कि उत्पन्न गुण विशेष रूप से प्रासंगिक हमले की सतह (attack surface) के लिए हों।

चरण II: संदर्भ-जागरूक पीढ़ी (Context-Aware Generation)

लक्षित कमजोरियों के आधार पर उम्मीदवार एसर्शन (candidate assertions) उत्पन्न करने के लिए एक LLM तैनात किया जाता है।

• प्रॉम्प्ट इंजीनियरिंग (Prompt Engineering): प्रॉम्प्ट में तीन स्तरों का संदर्भ शामिल होता है:
  1. भूमिका (Role): विशेषज्ञ हार्डवेयर सुरक्षा इंजीनियर।
  2. भेद्यता (Vulnerability): विशिष्ट CWE की परिभाषा और उदाहरण।
  3. डिज़ाइन (Design): सिग्नल बाइंडिंग सटीकता सुनिश्चित करने के लिए पूर्ण RTL सोर्स कोड (शब्दशः)।
• पुनरावृत्ति संश्लेषण (Iterative Synthesis): कवरेज को अधिकतम करने के लिए प्रत्येक कमजोरी के लिए LLM को $N$ बार क्वेरी किया जाता है। यह एक Markdown टेबल प्रारूप में संरचित ट्रिपलेट्स (सुरक्षा परिदृश्य, प्राकृतिक भाषा गुण, उम्मीदवार SVA) आउटपुट करता है।
• नियम-आधारित बाधाएं (Rule-Based Constraints): प्रॉम्प्ट सख्त सिंटैक्टिकल और व्यवहार संबंधी नियमों को लागू करता है, जिसमें शामिल हैं:
  • अनिवार्य एंटेसिडेंट-कॉन्सीक्वेंट फॉर्मेट (|->, |=>) का उपयोग।
  • सख्त टाइमिंग लॉजिक (सिंक्रोनस बनाम कॉम्बिनेटरियल)।
  • सिग्नल अखंडता जाँच (केवल मौजूदा RTL सिग्नल्स)।
  • रिक्त (vacuous/तथ्यतः सत्य) गुणों की रोकथाम।

चरण III: आत्म-चिंतन परिशोधन (Self-Reflection Refinement)

भ्रम को कम करने और निष्पादनीयता सुनिश्चित करने के लिए, एक परिशोधन मॉड्यूल कच्चे उम्मीदवार एसर्शन ($P_{raw}$) को पूर्ण RTL सोर्स ($D$) के विरुद्ध संसाधित करता है।

• सत्यापन (Verification): RTL से वैध पहचानकर्ताओं (wires, regs, ports) को निकालता है और सत्यापित करता है कि एसर्शन में संदर्भित सभी सिग्नल डिज़ाइन में मौजूद हैं ($Signals(a) \subseteq Signals(D)$)।
• फ़िल्टरिंग (Filtering): अपरिभाषित सिग्नल्स या मैक्रोज़ को संदर्भित करने वाले एसर्शन को हटा देता है।
• संश्लेषण (Synthesis): उचित हेडर, टाइप डिक्लेरेशन और एरर मैसेज के साथ एक स्वच्छ, कंपाइल करने योग्य .sva फ़ाइल जारी करता है।

3. मुख्य योगदान (Key Contributions)

• एकीकृत फ्रेमवर्क: डिज़ाइन-जागरूक CWE मैपिंग के माध्यम से संरचनात्मक RTL विश्लेषण और थ्रेट मॉडल इंटेलिजेंस को एकीकृत करने वाला पहला फ्रेमवर्क।
• आत्म-चिंतन तंत्र (Self-Reflection Mechanism): एक नवीन "जनरेट-देन-रिफाइन" लूप पेश करता है जहाँ दूसरा LLM पास सोर्स कोड के विरुद्ध सिग्नल अस्तित्व और सिंटैक्स को मान्य करता है, जो भ्रम (hallucinations) को काफी कम कर देता है।
• आर्किटेक्चरल गैप विश्लेषण: पारंपरिक सत्यापन के विपरीत जो यह जाँचता है कि क्या RTL एक स्पेक (spec) से मेल खाता है, Assertain "नेगेटिव टेस्ट" उत्पन्न करता है ताकि यह मूल्यांकन किया जा सके कि क्या डिज़ाइन आदर्श सुरक्षा सिद्धांतों का पालन करता है, जिससे आर्किटेक्चरल अंतराल (जैसे, ग्लिच प्रोटेक्शन की कमी, रिप्ले वल्नरेबिलिटी) की पहचान होती है, भले ही वर्तमान RTL कार्यात्मक रूप से सही हो।
• व्यापक कवरेज: सूचना रिसाव (information leakage) से लेकर फॉल्ट टॉलरेंस तक, व्यापक श्रेणी के CWEs को कवर करते हुए दोनों सुरक्षा-केंद्रित और कार्यात्मक गुणों को उत्पन्न करता है।

4. प्रयोगात्मक परिणाम (Experimental Results)

फ्रेमवर्क का मूल्यांकन 11 प्रतिनिधि हार्डवेयर डिज़ाइनों (जिसमें AES, MIPS, UART और SoC सबसिस्टम शामिल हैं) पर किया गया और इसकी तुलना सीधे GPT-5 का उपयोग करके किए गए बेसलाइन से की गई।

• प्रदर्शन मेट्रिक्स (Performance Metrics): Assertain ने निम्नलिखित में बेसलाइन GPT-5 को पछाड़ दिया:
  • सही एसर्शन पीढ़ी की संख्या में: 61.22%
  • अद्वितीय CWE कवरेज में: 59.49%
  • आर्किटेक्चरल दोषों का पता लगाने में: 67.tegrity.92%
• विशिष्ट निष्कर्ष:
  • Assertion Quality: अधिकांश मामलों में लगभग 100% सिंटैक्टिक शुद्धता प्राप्त की, जबकि बेसलाइन जटिल डिज़ाइनों (जैसे, SoC_Subsystem) में भ्रमित करने वाले सिग्नल्स के साथ संघर्ष करती रही।
  • Flaw Detection: MIPS डिज़ाइन में, Assertain ने बेसलाइन के 8 के मुकाबले 15 आर्किटेक्चरल दोषों का पता लगाया। Store_Unit में, इसने पहचाने गए दोषों को दोगुना कर दिया (15 बनाम 9)।
  • केस स्टडीज: सफलतापूर्वक महत्वपूर्ण मुद्दों की पहचान की जैसे:
    • रिप्ले अटैक (Replay Attacks): पासवर्ड सत्यापन में चैलेंज रोटेशन की कमी।
    • फॉल्ट टॉलरेंस (Fault Tolerance): अवैध अवस्थाओं (SEU) से उबरने में FSM की अक्षमता।
    • कन्फ्यूज्ड डिप्टी (Confused Deputy): I2C कंट्रोलर्स में भूमिका अलगाव (role isolation) की विफलता।
    • ग्लिच रेजिस्टेंस (Glitch Resistance): कंट्रोल लाइन्स पर डिबाउंसिंग (debouncing) की कमी।

5. महत्व (Significance)

Assertain फ्रेमवर्क हार्डवेयर सुरक्षा सत्यापन में एक प्रतिमान परिवर्तन (paradigm shift) का प्रतिनिधित्व करता है। उच्च-स्तरीय थ्रेट इंटेंट को कठोर, निष्पादनीय औपचारिक गुणों (formal properties) में स्वचालित रूप से अनुवादित करके, यह:

1. मैनुअल प्रयास को कम करता है: सुरक्षा गुण विशिष्टता (specification) के लिए आवश्यक समय को काफी कम करता है।
2. कवरेज का विस्तार करता है: उन सूक्ष्म आर्किटेक्चरल कमजोरियों और उभरते खतरों को उजागर करता है जिन्हें मैन्युअल निरीक्षण या मानक कार्यात्मक सत्यापन मिस कर देता है।
3. निष्पादनीयता सुनिश्चित करता है: आत्म-चिंतन तंत्र यह गारंटी देता है कि उत्पन्न एसर्शन सिंटैक्टिक रूप से वैध और डिज़ाइन के साथ सिमेंटिक रूप से सुसंगत हैं, जिससे वे औपचारिक संपत्ति सत्यापन (FPV) प्रवाह के लिए तुरंत उपयोगी बन जाते हैं।
4. भविष्य के लिए तैयार (Future-Proofing): बढ़ते जटिल SoC और आधुनिक हार्डवेयर खतरों की गति के साथ तालमेल बिठाने के लिए एक स्केलेबल समाधान प्रदान करता है।

शोध पत्र निष्कर्ष निकालता है कि Assertain सरल कोड जनरेशन से आगे बढ़कर स्वचालित सुरक्षा आर्किटेक्चर परिभाषा की ओर बढ़कर अत्याधुनिक स्थिति (state-of-the-art) को महत्वपूर्ण रूप से उन्नत करता है, जो प्रभावी रूप से एक स्वचालित सुरक्षा आर्किटेक्ट के रूप में कार्य करता है जो सुदृढ़ (hardened) सिस्टम के "टू-बी" (to-be) राज्य को परिभाषित करता है।