Towards fault-tolerance with universal phase-error-transparent gates for high-spin cat codes

기술 요약: 고스핀 캣 코드(High-Spin Cat Codes)를 위한 범용 위상 오류 투명 게이트를 통한 결함 허용성을 향하여

문제 정의
양자 오류 정정(QEC)은 결함 허용 양자 계산을 위해 필수적이지만, 다중 큐비트 코드는 종종 상당한 자원 오버헤드를 수반합니다. 실리콘 기반 도너 시스템(예: $^{123}$Sb, $^{73}$Ge, $^{83}$Bi)의 고차원 핵 스핀은 하나의 고스핀 시스템($I > 1/2$) 내에 논리 큐비트를 인코딩함으로써 하드웨어 효율적인 대안을 제공합니다. 이러한 시스템은 자기 및 전기 노이즈가 주로 $I_z$ 연산자를 통해 결합되어 디페이징(위상 오류)이 지배적인 오류 채널이 되는 본질적인 편향된 노이즈(biased noise) 특성을 보입니다. "스핀 캣 코드"(x축을 따라 스핀 코히어런트 상태의 중첩)는 이러한 위상 오류에 대한 본질적인 강건성을 제공하지만, 그 잠재력을 완전히 실현하려면 게이트 연산이 이러한 오류 정정 구조를 보존해야 합니다. 기존 구현체들은 게이트 연산을 위한 결함 허용 가젯(gadget)이 부족합니다. 표준 게이트는 오류를 통제 불능으로 전파하여 코드의 오류 정정 능력을 저해할 수 있습니다. 핵심 과제는 논리 게이트 세트를 "오류 투명(error-transparent, ET)"하게 구축하는 것입니다. 즉, 게이트 실행 중에 발생하는 확률적 오류가 후속 QEC 단계에서 수정 가능한 상태로 유지되도록 보장해야 합니다.

방법론
저자들은 스핀 캣-x 코드에 대해 범용 논리 게이트 세트 $\{Z(\theta), CZ, X(\phi)\}$를 구축하며, 이들은 오류 투명(ET) 기준을 만족합니다. ET 기준은 게이트의 생성 해밀토니안이 논리적 부분 공간에서 작용하는 오류 연산자($I_z$)와 교환되어야 함을 요구합니다. 이를 통해 게이트 진화 중 어느 시점에 발생하는 오류라도 제어되고 추적 가능한 방식으로 전파되도록 하여, 논리 정보를 복구 불가능하게 손상시키는 것을 방지합니다.

1. 시스템 모델: 본 연구는 그룹-V 도너 핵($I \ge 3/2$)이 전자 안실라(ancilla)와 결합된 도너-인-실리콘 플랫폼에 초점을 맞춥니다. 시스템은 제만(Zeeman), 하이퍼파인(hyperfine), 그리고 쿼드러폴(quadrupole) 상호작용을 포함하는 해밀토니안으로 모델링됩니다. 논리적 코드워드는 스핀 코히어런트 상태 $|I, \pm I\rangle_x$의 중첩으로 정의됩니다.
2. 게이트 구축:
   • 논리 $Z(\theta)$: "가상" 선택적 숫자 의존 임의 위상(Selective Number-dependent Arbitrary Phase, SNAP) 연산을 통해 구현됩니다. 논리적 $|1_L\rangle$ 및 그 오류 워드의 $z$-기저 지지 상태들에 특정 위상을 적용함으로써, 설계 단계부터 ET가 되도록 합니다.
   • 논리 $CZ$: 두 도너 핵 사이의 상호작용을 매개하기 위해 전자 안실라를 사용하여 실현됩니다. 핵 스핀 상태에 조건적으로 결정되는 전자 스핀 공명(ESR) $\pi$-펄스 시퀀스(또는 멀티톤 구동)가 적용됩니다. 이 구조는 위상 플립이 $|1_L, 1_L\rangle$ 성분과 그에 대응하는 오류 부분 공간에만 발생하도록 보장하여 ET 특성을 보존합니다.
   • 논리 $X(\phi)$: 이는 $|0_L\rangle$와 $|1_L\rangle$ 사이의 진폭을 혼합시키기 때문에 주요 도전 과제로 식별되었습니다. 저자들은 논리 상태와 모든 오류 워드 사이의 코히어런트 회전을 수행하는 해밀토니안 $\hat{H}_X$를 제안합니다. 이 해밀토니안은 스핀 연산자 $\hat{I}_x$의 홀수 차수(예: $\hat{I}_x, \hat{I}_x^3, \dots$)의 선형 결합으로 분해됩니다. 두 가지 구현 전략이 제안됩니다: (a) 다중톤 구동을 통해 필요한 비선형 항을 합성하는 일반화된 회전 프레임(Generalized Rotating Frames, GRF) 사용, (b) 가용한 제어 요소(자기 및 쿼드러폴 필드) 또는 행렬 요소 수정(Matrix-Element Modification, MEM) 프로토콜을 사용하여 유니터리를 기초 연산들로 분해하는 방식.
3. 측정 및 정정: 저자들은 논리 $Z$-기저 측정이 스핀 패리티(even/odd 점유 상태)를 측정함으로써 ET가 될 수 있음을 보여줍니다. 이는 모든 오류 부분 공간을 뚜렷한 결과로 매핑합니다. 또한, 완전히 ET 연산(ET 게이트 및 ET 측정)으로 구성된 텔레포테이션 기반의 Knill 스타일 오류 정정 회로를 제안합니다.

주요 결과

• 범용 ET 게이트 세트: 본 논문은 랭크-$r$ 디페이징 오류($r = \lfloor I \rfloor$)에 투명한 범용 $Z, CZ, X$ 게이트의 명시적 구성을 제공합니다.
• 시뮬레이션 성능: ET 게이트와 노이즈가 있는 오류 정정을 결-합한 수치 시뮬레이션 결과, 이들은 비-ET(기본) 게이트보다 성능이 현저히 우수함을 보여줍니다.
  • 논리 $X(\pi/2)$ 게이트의 경우, ET 구현은 현실적인 노이즈 파라미터 하에서 시스템이 "브레이크이븐(break-even)" 지점(인코딩된 논리 큐비트가 인코딩되지 않은 물리 큐비트보다 성능이 우수한 지점)을 돌파할 수 있게 하는 반면, 비-ET 게이트는 이를 달erm하지 못합니다.
  • ET 구조는 자유 진화(free evolution)와 비교하여 추가적인 논리 오류를 도입하지 않으며, 성능은 아이들(idle) 케이스와 동일합니다.
  • $CZ$게이트의 경우, 멀티톤 구동(동시 펄스)은 특히 높은 스핀($I=9/2$)에서 게이트 시간을 최소화하고 전자 안실라 노이즈에 대한 노출을 줄임으로써 순차적 펄스보다 훨씬 나은 성능을 보입니다.
• 결함 허용 구성 요소: 저자들은 논리적 계산 기저 측정이 스핀 패리티 측정을 통해 실현 가능함을 보여주며, 이는 완전히 ET입니다. 또한, 완전히 ET 연산으로 구성된 Knill-EC 회로가 최적의 오류 정정 능력을 달성하여 시뮬레이션에서 이상적인 오류 정정 회로의 성능과 일치함을 입증했습니다.
• 한계점: 상태 준비(state preparation)는 인코딩 과정이 코드 공간 외부에서 시작되기 때문에 ET로 만들 수 없습니다. 또한, 현재의 ET $CZ$ 및 Knill-EC 회로는 전자 안실라에 의존합니다. 만약 전자 디페이징이 상당하다면 이는 제한 요소가 되겠지만, 현재의 실험적 파라미터 하에서는 브레이크이븐 달성이 가능합니다.

의의 및 주장
본 논문은 고차원 핵 스핀 시스템을 이용한 완전한 결함 허용 양자 계산을 향한 구체적인 경로를 제시한다고 주장합니다. 범용 ET 게이트 세트를 구축함으로써, 저자들은 고스핀 QEC의 핵심적 공백인 결함 허용 게이트 연산의 부재 문제를 해결했습니다. 본 연구는 다음을 입증합니다:

1. 오류 투명성의 실현 가능성: 게이트 연산 중에도 오류가 정정될 수 있도록 스핀 캣 코드의 오류 구조를 보존하는 게이트 연산을 설계하는 것이 가능하다는 것을 보여줍니다.
2. 하드웨어 효율성: 스핀 캣 코드와 ET 게이트의 결합은 핵 도너 스핀의 긴 결맞음 시간(coherence time)을 활용하여 결함 허용성을 향한 확장 가능하고 하드웨어 효율적인 경로를 제공합니다.
3. ET 게이트의 필요성: 시뮬레이션은 ET 게이트가 현실적인 노이즈 조건에서 인코딩되지 않은 큐비트보다 순이득을 제공하기 위해 필수적임을 나타냅니다. 비-ET 게이트는 인코딩되지 않은 큐비트보다 나은 성능을 내지 못합니다.
4. 실질적인 경로: 본 논문은 이러한 게이트를 실현하기 위해 멀티톤 마이크로파 구동 및 비선형 스핀 항에 대한 정밀한 제어(GRF 또는 MEM을 통해)와 같은 구체적인 실험적 요구 사항을 식별합니다.

저자들은—특히 논리 $X$ 게이트의 효율적인 구현과 전자 안실라 노이즈 완화라는 과제가 남아있지만—제안된 프레임워크가 도너-인-실리콘 아키텍처에서 결함 허용성을 달성하기 위한 현실적이고 이론적으로 견고한 토대를 제공한다고 결론짓습니다.