Towards fault-tolerance with universal phase-error-transparent gates for high-spin cat codes

技術要約：高スピン・キャット符号のためのユニバーサルな位相誤差透明ゲートによるフォールトトレランスに向けて

問題提起
量子誤り訂正（QEC）はフォールトトレラントな量子計算に不可欠であるが、マルチ量子ビット符号はしばしば大幅なリソースオーバーヘッドに直面する。シリコンベースのドナー系（例：$^{123}$Sb、$^{73}$Ge、$^{83}$Bi）における高次元核スピンは、単一の高スピン系（$I > 1/2$）内に論理量子ビットをエンコードすることで、ハードウェア効率の高い代替案を提供する。これらのシステムは、磁気および電気ノイズが主に$I_z$演算子を介して結合することに起因する、デフェージング（位相誤差）が支配的なチャネルであるという、本質的にバイアスされたノイズ特性を示す。「スピン・キャット符号」（x軸に沿ったスピンコヒーレント状態の重ね合わせ）は、これらの位相誤差に対して本質的な堅牢性を提供するが、その潜在能力を完全に引き出すには、誤り訂正構造を維持するゲート操作が必要となる。既存の実装には、フォールトトレラントなガジェットを用いたゲート操作が欠けている。標準的なゲートは誤りを制御不能に伝播させ、符号の誤り訂正能力を損なう可能性がある。中心となる課題は、ユニバーサルな論理ゲートセットを「誤差透明（Error-Transparent: ET）」、すなわち位相誤差に対して、実行中の確率的な誤差が後続のQECステップで修正可能な形で制御・追跡可能であることを保証するように構築することである。

手法
著者らは、スピン・キャットx符号に対して、ET基準を満たすユニバーサル論理ゲートセット $\{Z(\theta), CZ, X(\phi)\}$ を構築する。ET基準は、ゲートの生成ハミルトニアンが論理部分空間に作用する誤差演算子（$I_z$）と可換であり、ゲートの進化中に発生した誤差が、論理情報を取り返しのつかない形で破壊するのではなく、制御され追跡可能な形で伝播することを要求する。

1. システムモデル： 本研究は、グループVのドナー核（$I \ge 3/ \text{2}$）が電子アンシラに結合されたドナー・イン・シリコン・プラットフォームに焦点を当てている。システムは、ゼーマン相互作用、超微細相互作用、および四重極相互作用を含むハミルトニアンを用いてモデル化される。論理コードワードは、スピンコヒーレント状態 $|I, \pm I\rangle_x$ の重ね合わせとして定義される。
2. ゲート構築：
   • 論理 $Z(\theta)$： 「仮想的」な選択的数依存任意位相（SNAP）操作を通じて実装される。$z$基底の支持状態およびその誤差ワードに対して特定の位相を適用することで、設計上、このゲートはETとなる。
   • 論理 $CZ$： 2つのドナー核の間の相互作用を媒介するために、電子アンシラを用いて実現される。核スピン状態に条件付けられた電子スピン共鳴（ESR）$\pi$パルス（またはマルチトーン駆動）のシーケンスが適用される。この構成は、位相反転が $|1_L, 1_L\rangle$ 成分とその対応する誤差部分空間に対してのみ発生することを保証し、ET特性を維持する。
   • 論理 $X(\phi)$： これは主要な課題として特定されている。これは $|0_L\rangle$ と $|1_L\rangle$ の間の振幅を混合させる。著者らは、論理状態とすべての誤差ワードを同時に回転させるハミルトニアン $\hat{H}_X$ を提案している。このハミルトニアンは、スピン演算子 $\hat{I}_x$ の奇数次（例：$\hat{I}_x, \hat{I}_x^3, \dots$）の線形結合へと分解される。2つの実装戦略が提案されている：(a) マルチトーン駆動を用いて必要な非線形項を合成する一般化回転フレーム（GRF）の使用、および (b) 利用可能な制御（磁場および四重極場）を用いたユニタリの分解、または行列要素修正（MEM）プロトコル。
3. 測定と訂正： 著者らは、論理$Z$基底測定がスピンパリティ（$m_I$状態の偶数/奇数占有）の測定によってET化できることを示し、これによりすべての誤差部分空間が明確な結果にマッピングされる。また、完全にETな操作（ETゲートおよびET測定）で構成された、テレポーテーションに基づくKnill型の誤り訂正回路を提案している。

主な結果

• ユニバーサルETゲートセット： 本論文は、ランク-$r$のデフェージング誤差（ここで $r = \lfloor I \rfloor$）に対して透明な、ユニバーサルな $Z, CZ, X$ ゲートの明示的な構成を提供している。
• シミュレーション性能： ETゲートとノイズのある誤り訂正を組み合わせた数値シミュレーションにより、これらが非ET（基本）ゲートよりも大幅に優れた性能を示すことが示された。
  • 論理 $X(\pi/2)$ ゲートについて、ET実装は、現実的なノイズパラメータの下で、システムが「ブレークイーブン（break-even）」点（エンコードされた論理量子ビットが未エンコードの物理量子ビットを上回る点）を突破することを可能にするが、非ETゲートはこれを達成できない。
  • ET構成は、自由発展と比較して追加の論理誤差を導入せず、その性能はアイドル時のケースと同一である。
  • $CZ$ゲートについては、マルチトーン駆動（同時パルス）が、特に高スピン（$I=9/2$）において、ゲート時間を最小化し電子アンシラのノイズへの曝露を低減することで、逐次パルスよりも大幅に優れた性能を示す。
• フォールトトレラント構成要素： 著者らは、計算基底における論理測定がスピンパリティ測定を介して実現可能であり、これが完全にETであることを示している。さらに、完全にETな操作からなるKnill-EC回路が、最適に近い誤り訂正容量を達成することを実証しており、シミュレーションにおいて理想的な誤り訂正回路の性能と一致している。
• 限界： 状態準備は、初期化プロセスがコード空間の外側から始まるため、エラー透明にすることはできない。また、現在のET $CZ$ およびKnill-EC回路は電子アンシラに依存しており、電子のデフェージングが顕著な場合、それが制限要因となるが、現在の実験パラメータではブレークイーブンは達成可能である。

意義と主張
本論文は、高次元核スピンシステムを用いた完全なフォールトトレラント量子計算への具体的な道筋を描いている。ユニバーサルなETゲートセットを構築することで、著者らは高スピンQECにおける重要なギャップ、すなわちフォールトトレラントなゲート操作の欠如に対処している。本研究は以下のことを示している：

1. エラー透明性の実現可能性： ゲート操作をスピン・キャット符号の誤差構造を維持するように設計することが可能であり、これにより、ゲート実行中に発生した誤差も訂正可能となる。
2. ハードウェア効率： スピン・キャット符号とETゲートの組み合わせは、ドナー核のスピンの長いコヒーレンス時間を活用した、フォールトトレランスへのスケーラブルでハードウェア効率の高いルートを提供する。
3. ETゲートの必要性： シミュレーションは、現実的なノイズ条件下で非ETゲートが未エンコードの量子ビットに対して純粋な優位性を提供できないことから、これらのシステムにおいてETゲートがブレークイーブンを突破するために必要不可欠であることを示唆している。
4. 実践的な経路： 本論文は、これらのゲートを実現するための具体的な実験的要件（マルチトーンマイクロ波駆動や、GRFまたはMEMを介した非線形スピン項の精密な制御など）を特定している。

著者らは、課題（特に論理 $X$ ゲートの効率的な実装と電子アンシラノイズの軽減）は依然として残っているものの、提案されたフレームワークは、ドナー・イン・シリコン・アーキテクチャにおいてフォールトトレランスを達成するための、現実的かつ理論的に健全な基礎を提供するものであると結論付けている。