Coverage-Driven RTL Assertion Generation with Formal Exploration and Neuro-Symbolic Refinement

스마트폰에서 우주선에 이르기까지 모든 것에 전력을 공급하기 위해 수십억 개의 트랜지스터가 켜지고 꺼지는 마이크로칩의 보이지 않는 세계에서는, 단 하나의 숨겨진 오류가 시스템을 치명적으로 실패하게 만들 수 있습니다. 엔지니어들은 데이터가 시간에 따라 저장 요소 사이를 어떻게 이동하는지를 설명하는 레지스터 전송 레벨(RTL)이라는 언어를 사용하여 이 칩들을 설계합니다. 설계된 칩이 제작되기 전에 제대로 작동하는지 확인하기 위해, 검증 전문가들은 '어설션(assertion)'을 작성합니다. 어설션을 설계 자체에 기록된 엄격한 규칙, 즉 "만약 이것이 발생한다면, 반드시 저것이 뒤따라야 한다"라고 말하는 문장이라고 생각하십시오. 만약 칩이 이 규칙을 위반하면 시스템은 경보를 울려, 그렇지 않으면 간과될 수 있었던 버그를 드러냅니다. 수십 년 동안 이러한 규칙을 작성하는 것은 느리고 수동적이며 오류가 발생하기 쉬운 작업이었으며, 엔지니어가 어떤 동작이 잘못될 수 있는지 추측하고 그에 대한 특정 체크를 직접 작성해야 했습니다. 컴퓨터는 기존 설계 시뮬레이션을 채굴하여 패턴을 찾는 방식으로 도움을 주었지만, 이러한 자동화된 방법들은 무작위 테스트가 결코 우연히 마주치지 못하는 가장 위험한 시나리오들을 놓치는 경우가 많았습니다.

홍콩 과학기술대학교(광저우)의 연구팀은 이 문제를 해결하기 위한 새로운 접근 방식인 NeuroAssertion을 개발했습니다. 이들의 방법은 무작위적인 운에 의존하여 버그를 찾는 대신, 칩 설계에서 도달하기 가장 어려운 동작을 능동적으로 찾아낸 다음 인공지능과 형식 논리(formal logic)를 결합하여 필요한 안전 규칙을 작성합니다. 과정은 설계의 어느 부분이 테스트되고 있는지를 더 쉽게 볼 수 있도록 설계를 변환하는 것으로 시작됩니다. 연구진은 특정하고 트리거하기 어려운 조건들이 한 번이라도 발생했는지 추적하는 특수 마커를 코드에 삽 삽입합니다. 그런 다음 연구진은 모델 체커(model checker)라고 알려진 강력한 수학 엔진을 사용하여 설계가 해당 희귀한 조건들을 강제로 실행하도록 만듭니다. 이는 무작위 시뮬레이션으로는 영원히 발견하지 못할 동작들을 노출시키는 매우 구체적인 테스트 케이스 세트를 생성합니다. 이렇게 생성된 새롭고 다양한 트레이스(traces)는 다음 단계를 위한 훨씬 더 풍부한 토대를 제공합니다.

시스템이 이러한 찾기 힘든 동작들을 확보하면, 생성 단계로 넘어갑니다. 관찰된 데이터를 기반으로 초기 안전 규칙을 만들기 위해 구문 유도 합성(syntax-guided synthesis) 기술을 사용합니다. 그러나 연구진은 이 첫 번째 통과 과정이 거의 완벽하지 않다는 점을 인식했습니다. 이를 해결하기 위해 그들은 엄격한 편집자 역할을 하는 정제 루프(refinement loop)를 도입했습니다. 시스템은 코드에 '뮤턴트(mutant)'라고 불리는 작고 의도적인 오류를 주입하여 현재의 규칙 세트가 설계의 변화를 얼마나 잘 감지하는지 측정합니다. 만약 규칙이 뮤턴트를 잡아내는 데 실패하면, 시스템은 어떤 동작이 여전히 확인되지 않은 상태로 남아 있는지 정확히 알게 됩니다. 그러면 시스템은 대규모 언어 모델(LLM)을 호출하여 해당 공백을 메우기 위해 특별히 설계된 새로운 규칙을 제안하도록 합니다. 만약 제안된 규칙이 논리적으로 결함이 있다면, 두 번째 언어 모델은 이를 단순히 폐기하는 대신, 오류를 분석하고 심볼릭 솔버(symbolic solver)가 규칙을 수정할 수 있도록 안내하는 전문화된 지침 세트, 즉 문법을 구성합니다. 이는 시스템이 충분히 많고 견고한 어설션을 갖출 때까지 제안하고, 확인하고, 수정하는 순환 구조를 만듭니다.

이 접근 방식의 결과는 소규모 중재 회로에서 복잡한 프로세서 코어에 이르기까지 일곱 가지 서로 다른 칩 설계를 대상으로 테스트되었습니다. 새로운 프레임워크는 이러한 능동적 정제 과정 없이 단 한 번의 채굴에 의존하는 기존의 최첨단 방식인 SMART보다 일관되게 우수한 성능을 보였습니다. 이 실험에서 NeuroAssertion은 기존 방식보다 약 두 배 더 많은 어설션을 생성했습니다. 더 중요한 것은, 이 규칙들의 품질이 훨씬 높았다는 점입니다. 주입된 오류를 감지하는 능력으로 측정했을 때, 새로운 시스템은 전통적인 방식보다 약 두 배 높은 돌연변이 커버리지(mutation coverage)를 달ей했습니다. 특정 벤치마크의 경우 개선 폭은 더욱 극적이었습니다. 예를 들어, 한 프로세서 구성 요소에서는 돌연변이 커버리지가 약 6%에서 32% 이상으로 급증했습니다. 또한 연구진은 형식적 검증이나 정제 단계 없이 대규모 언어 모델에게 규칙 작성을 요청하는 직접적인 방식과 시스템을 비교했습니다. 그 직접적인 방식은 훨씬 적은 수의 규칙을 생성했으며 잠재적인 오류 대부분을 잡아내는 데 실패하여, 순수한 언어 생성만으로는 이처럼 중대한 작업에 불충분하다는 것을 입증했습니다.

어설션 생성을 일회성 이벤트가 아닌 탐색과 정제의 연속적인 루프로 취급함으로써, 연구진은 복잡한 하드웨어에 대한 고품질 안전 규칙 생성을 자동화하는 것이 가능하다는 것을 보여주었습니다. 이 시스템은 단순히 추측하는 것이 아니라, 설계의 사각지대를 능동적으로 찾아내고 신경망과 형식 논리의 파트너십을 사용하여 그 빈틈을 채웁니다. 이 연구는 하드웨어 검증의 미래가 인공지능의 패턴 인식 능력과 수학적 증명의 엄격한 확실성을 결합하는 데 있으며, 이를 통해 우리 세상을 움직이는 칩들이 그것을 설계하는 엔지니어들만큼 신뢰할 수 있게 될 것임을 시사합니다.