Coverage-Driven RTL Assertion Generation with Formal Exploration and Neuro-Symbolic Refinement

In der unsichtbaren Welt der Mikrochips, in der Milliarden von Transistoren an- und ausschalten, um alles von Smartphones bis hin zu Raumfahrzeugen anzutreiben, kann ein einzener verborgener Fehler zum katastrophalen Versagen eines Systems führen. Ingenieure entwerfen diese Chips mit einer Sprache namens Register Transfer Level, oder RTL, die beschreibt, wie Daten über die Zeit zwischen Speicherelementen fließen. Um sicherzustellen, dass diese Designs vor ihrer Fertigung korrekt funktionieren, schreiben Verifikations-Experten sogenannte „Assertions“. Stellen Sie sich eine Assertion als eine strikte Regel vor, die direkt in das Design geschrieben wurde – eine Aussage, die besagt: „Wenn dies passiert, dann muss jenes folgen.“ Wenn der Chip jemals gegen diese Regel verstößt, schlägt das System Alarm und enthüllt einen Bug, der sonst vielleicht unbemerkt geblieben wäre. Seit Jahrzehnten ist das Schreiben dieser Regeln eine langsame, manuelle und fehleranfällige Aufgabe, die von Ingenieuren verlangt, zu erraten, welche Verhaltensweisen falsch ablaufen könnten, und spezifische Prüfungen dafür zu schreiben. Obwohl Computer geholfen haben, indem sie bestehende Design-Simulationen nach Mustern durchsuchten, übersehen diese automatisierten Methoden oft die gefährlichsten Szenarien, einfach weil die zufälligen Tests, auf die sie angewiesen sind, niemals über sie stolpern.

Ein Team von Forschern der Hong Kong University of Science and Technology (Guangzhou) hat einen neuen Ansatz entwickelt, um dieses Problem zu lösen, und nennt ihr System NeuroAssertion. Anstatt sich auf den Zufall zu verlassen, um Bugs zu finden, sucht ihre Methode aktiv nach den am schwersten erreichbaren Verhaltensweisen in einem Chip-Design und verwendet dann eine Kombination aus künstlicher Intelligenz und formaler Logik, um die notwendigen Sicherheitsregeln zu schreiben. Der Prozess beginnt mit der Transformation des Designs, um es einfacher zu machen, zu erkennen, welche Teile getestet werden. Die Forscher fügen spezielle Marker in den Code ein, die verfolgen, ob bestimmte, schwer auszulösende Bedingungen jemals aufgetreten sind. Dann nutzen sie eine leistungsstarke mathematische Engine, bekannt als Model Checker, um das Design dazu zu zwingen, diese seltenen Bedingungen auszuführen. Dies generiert einen Satz hochspezifischer Testfälle, die Verhaltensweisen offenlegen, die zufällige Simulationen wahrscheinlich nie finden würden. Diese neuen, vielfältigen Spuren bieten eine wesentlich reichere Grundlage für den nächsten Schritt.

Sobald das System diese schwer zu findenden Verhaltensweisen besitzt, geht es zur Generierungsphase über. Es nutzt eine Technik namens Syntax-Guided Synthesis, um erste Sicherheitsregeln basierend auf den beobachteten Daten zu erstellen. Die Forscher erkannten jedoch, dass dieser erste Durchgang selten perfekt ist. Um dies zu beheben, führten sie eine Verfeinerungsschleife ein, die wie ein strenger Editor fungiert. Das System misst, wie gut der aktuelle Satz an Regeln Änderungen im Design erkennen kann, indem es kleine, absichtliche Fehler, sogenannte Mutanten, in den Code injiziert. Wenn die Regeln eine Mutante nicht erfassen, weiß das System genau, welches Verhalten noch ungeprüft bleibt. Es ruft dann ein Large Language Model auf, um eine neue Regel vorzuschlagen, die speziell darauf ausgelegt ist, diese Lücke zu schließen. Falls die vorgeschlagene Regel logisch fehlerhaft ist, verwirft ein zweites Sprachmodell sie nicht; stattdin analysiert es den Fehler und konstruiert eine spezialisierte Menge von Anweisungen, oder eine Grammatik, um einen symbolischen Solver bei der Reparatur der Regel anzuleiten. Dies schafft einen Zyklus, in dem das System Assertions vorschlägt, prüft und korrigiert, bis diese sowohl zahlreich als auch robust sind.

Die Ergebnisse dieses Ansatzes wurden an sieben verschiedenen Chip-Designs getestet, die von kleinen Arbitrierungs-Schaltkreisen bis hin zu komplexen Prozessorkernen reichen. Das neue Framework übertraf konsequent die bisherige State-of-the-Art-Methode, bekannt als SMART, die auf einem einmaligen Mining ohne diese aktive Verfeinerung basiert. In diesen Experimenten generierte NeuroAssertion etwa doppelt so viele Assertions wie die ältere Methode. Wichtiger noch: Die Qualität dieser Regeln war signifikant höher. Gemessen an ihrer Fähigkeit, injizierte Fehler zu erkennen, erreichte das neue System etwa die doppelte Coverage des traditionellen Ansatzes. Bei einigen spezifischen Benchmarks war die Verbesserung sogar noch dramatischer; zum Beispiel sprang die Mutations-Coverage bei einer Prozessorkomponente von etwa sechs Prozent auf über zweiunddreißig Prozent. Die Forscher verglichen ihr System auch mit einem direkten Ansatz, bei dem ein Large Language Model gebeten wurde, Regeln ohne jegliche formale Prüfung oder Verfeinerungsschritte zu schreiben. Diese direkte Methode produzierte weit weniger Regeln und konnte die meisten potenziellen Fehler nicht erfassen, was zeigt, dass reine Sprachgenerierung allein für diese hochriskante Aufgabe nicht ausreicht.

Indem sie die Erstellung von Assertions als einen kontinuierlichen Kreislauf aus Exploration und Verfeinerung behandeln statt als ein einmaliges Ereignis, haben die Forscher gezeigt, dass es möglich ist, die Erstellung hochwertiger Sicherheitsregeln für komplexe Hardware zu automatisieren. Das System rät nicht nur; es sucht aktiv nach den blinden Flecken in einem Design und nutzt eine Partnerschaft zwischen neuronalen Netzen und formaler Logik, um diese zu füllen. Diese Arbeit legt nahe, dass die Zukunft der Hardware-Verifikation in der Kombination der Mustererkennung künstlicher Intelligenz mit der rigorosen Gewissheit mathematischer Beweise liegt, um sicherzustellen, dass die Chips, die unsere Welt antreiben, so zuverlässig sind wie die Ingenieure, die sie entwerfen.