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Automated reduction of fault-tolerant circuits

이 논문은 각 후보 회로에 대해 별도의 결함 허용 검증을 요구하지 않으면서, 벨 쌍(Bell-pair) 축소를 노출시키기 위해 결함 등가 재작성(fault-equivalent rewrites)을 적용함으로써 쇼어(Shor) 방식 및 스테인(Steane) 기반 신드롬 추출의 자원 수와 논리적 오류율을 성공적으로 낮추는 결함 허용 회로 축화를 위한 자동화된 방법을 제시한다.

원저자: Hyeongjun Jeon, Jeonghoon Lee, Taehyun Kim

게시일 2026-10-08

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CC BY 4.0

원저자: Hyeongjun Jeon, Jeonghoon Lee, Taehyun Kim

원본 논문은 CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/) 라이선스로 제공됩니다. ✨ 이것은 아래 논문에 대한 AI 생성 설명입니다. 저자가 작성하거나 승인한 것이 아닙니다. 기술적 정확성을 위해서는 원본 논문을 참조하세요. 전체 면책 조항 읽기

양자 컴퓨터는 오늘날의 기계로는 불가능한 문제들을 해결할 것을 약속하지만, 믿기지 않을 정도로 매우 취약합니다. 큐비트라고 불리는 이들이 사용하는 정보의 비트들은 주변 환경의 아주 미세한 소음에도 쉽게 방해를 받아, 계산을 망칠 수 있는 오류를 일으킵니다. 유용한 기계를 만들기 위해 과학자들은 결함 허용성(fault tolerance)이라고 불리는 방법을 사용하여 이 큐비트들을 보호해야 합니다. 이 접근 방식은 모든 단일 오류를 막으려 하는 대신, 정보를 여러 개의 물리적 큐비트에 나누어 인코딩함으로써 몇 개가 실패하더라도 컴퓨터가 실수를 감지하고 데이터를 잃지 않고 수정할 수 있도록 합니다. 그러나 이러한 오류를 점검하고 수정하기 위해 필요한 기제 자체도 복잡하며 실수하기 쉽습니다. 만약 오류 점검 과정이 너무 크거나 비효율적이라면, 목적을 달in서 더 많은 오류를 발생시킬 수 있습니다. 연구자들의 핵심 과제는 이러한 오류 점검 회로를 물리적 세계의 피할 수 없는 소음을 처리할 수 있을 만큼 견고하게 유지하면서도, 최대한 작고 효율적으로 설계하는 것입니다.

새로운 연구에서 연구진은 데이터 보호 능력을 저해하지 않으면서 이러한 결함 허용 회로를 축소하는 자동화된 방법을 개발했습니다. 연구팀은 오류 정정을 위해 이미 작동하는 것으로 알려진 설계들을 기초로 삼았으며, 컴퓨터 프로그램을 사용하여 구성 요소들을 체계적으로 재배열했습니다. 그들은 단순히 부품을 무작위로 삭제한 것이 아니라, 회로의 오류 감지 및 처리 능력이 정확히 동일하게 유지되는 한 연산의 순서를 바꾸거나 중복된 단계를 제거할 수 있도록 하는 엄격한 규칙들을 적용했습니다. 이것을 퍼즐을 푸는 데 있어서, 조각들을 움직여 그림을 더 작게 만들 수는 있지만 최종적인 이미지는 바꿀 수 없도록 금지된 상황에 비유할 수 있습니다. 이 규칙들을 따름으로써, 소프트웨어는 기존의 인간이 설계한 버전보다 더 적은 자원을 사용하는 새로운 버전의 회로들을 찾아냈습니다.

연구진은 잘 알려진 양자 코드를 위한 두 가지 특정 유형의 오류 점검 설정에 대해 이 방법을 테스트했습니다. 첫 번째 테스트에서 그들은 오류를 측정하기 위해 특수한 보조 큐비트 그룹을 사용하는 표준적인 방법에 집중했습니다. 이 작업을 위한 기존 설계는 한 번의 점검 주기를 완료하기 위해 30회의 보조 큐비트 준비와 54개의 특정 연결 게이트를 필요로 했습니다. 자동화된 탐색을 통해 연구진은 회로를 재구성하여 18회의 준비와 42개의 게이트만을 필요로 하는 방법을 찾아냈습니다. 보조 큐비트가 40%, 게이트가 22% 감소한 이 결과는 회로를 훨씬 가볍게 만들었습니다. 연구진이 이 새로운, 더 작은 회로가 노이즈가 있는 환경에서 어떻게 작동하는지 시뮬레이션했을 때, 그것은 기존 설계보다 더 나은 성능을 보였습니다. 특정 소음 수준에서, 새로운 회로는 수정 불가능한 오류율을 약 21% 낮추었습니다. 이러한 개선은 연구진이 소음 수준을 변화시켜도 유효했으며, 새로운 설계는 일관되게 13%에서 23% 사이의 오류 감소를 보여주었습니다.

두 번째 테스트는 문제가 감지되면 오류 점검 과정이 중간에 전략을 변경할 수 있는 더 역동적인 접근 방식을 포함했습니다. 연구진은 이미 다른 과학자들에 의해 최적화된, 4개의 보조 큐비트와 14개의 연결 게이트를 사용하는 회로에 자동화된 탐색을 적용했습니다. 탐색 프로그램은 동일한 수의 큐비트와 게이트를 사용하면서도 다른 배치를 찾아냈습니다. 그러나 새로운 배치는 더 빨랐습니다. 단계들을 재정렬함으로써, 연구진은 게이트가 순차적으로 작용하는 데 걸리는 시간인 회로 깊이(circuit depth)를 줄였습니다. 노이로 가득한 세상에서 시간은 취약점입니다. 큐비트가 다음 단계를 기다리며 유휴 상태로 머무는 시간이 길어질수록, 오류를 입을 가능성은 더 높아집니다. 이 새로운 회로는 작업을 더 빨리 마쳤기 때문에, 유휴 소음으로부터 피해를 덜 입었습니다. 시뮬레이션에서, 이 속도상의 이점은 총 부품의 수는 동일함에도 불구하고 이전의 최선 설계와 비교하여 오류율을 약 15% 낮추었습니다.

이러한 성공의 핵심은 연구진이 발견한 모든 새로운 회로가 안전한지를 수동으로 검증할 필요가 없었다는 점입니다. 연구진이 회로를 재배열하는 데 사용한 규칙들이 수학적으로 결함 허용 특성을 보존한다고 증명되었기 때문에, 컴퓨터가 생성한 모든 회로는 결함 허용성이 있음이 보장되었습니다. 덕분에 연구진은 인간이 각 회로의 안전성을 개별적으로 확인하는 것이 불가능한 수준의 수천 가지 가능성을 빠르게 탐색할 수 있었습니다. 이 연구는 완전히 새로운 이론을 발명하는 것뿐만 아니라, 우리가 이미 가지고 있는 회로를 세심하게 개선하는 것만으로도 양자 오류 정정을 향상시킬 여지가 여전히 남아 있음을 보여줍니다. 연구진은 부품의 수를 줄일 수 없는 경우에도, 단순히 작동 순서를 바꾸는 것만으로도 상당한 성능 향상을 이끌어낼 수 있다는 것을 발견했습니다. 이 작업은 자동화된 도구가 엔지니어들이 그 운영을 유지하는 데 필요한 복잡한 기제들 속에서 숨겨진 효율성을 찾아냄으로써 더 신뢰할 수 있는 양자 컴퓨터를 구축하는 데 도움을 줄 수 있음을 시사합니다.

기술 요약: 결함 허용 회로의 자동 축소

문제 정의
결함 허용 양자 계산(Fault-tolerant quantum computation)은 인코딩된 연산이 제한된 수의 물리적 결함으로 인해 수정 불가능한 논리적 오류를 일으키는 것을 방지해야 합니다. 후보 회로들에 대해 이러한 조건을 확립하는 것은 계산 집약적인 작업인데, 이는 관련 결함 구성(fault configurations)의 수가 회로 크기와 동시 발생 결함 수에 따라 급격히 증가하기 때문입니다. 결과적으로, 결함 허용 구조는 일반적으로 더 작고 독립적으로 검증된 "가젯(gadget)"들로 구성됩니다. 그러나 많은 후보 회로에 대해 결함 허용성을 검증해야 하는 필요성은 탐색 기반 합성 및 최적화의 확장성을 제한합니다. 일반적인 구성 방식(예: Shor 스타일 및 Steane 스타일 신드롬 추출)이 존재하지만, 특정 양자 오류 정정 코드(QECC)에 맞게 구체화될 때 여전히 상당한 최적화 여지를 남겨둡니다. 기존의 자동화된 접근 방식은 종종 보상 함수나 제약 세트에 결함 허용성을 포함시키는데, 이는 계산 비용이 탐색 공간과 관련 결함 구성 집합 모두에 따라 확장되도록 만듭니다.

방법론
저자들은 **결함 등가 재작성(fault-equivalent rewrites)**을 통해 결함 허용 회로를 축소하는 자동화된 탐색 절차를 제시합니다. 핵심 전제는 만약 탐색 전이(search transition)가 결함 등가성을 보존한다면, 결과 회로는 입력 회로의 결함 허용 특성을 본질적으로 상속받게 되어, 모든 후보에 대해 결함 허용성을 재검증할 필요가 없다는 것입니다.

방법론은 다음과 같이 작동합니다:

결함 등가성 프레임워크: 탐색은 Rodatz 등이 정의한 결함 등가성 개념을 활용합니다. 여기서 두 회로가 등가라는 것은 한 회로의 탐지되지 않는 모든 결함이 다른 회로에서 동일한 효과를 가지며 가중치가 더 크지 않은 대응하는 결함을 가진다는 것을 의미합니다. 이는 ZX 다이어그램의 에지 플립(edge-flip) 노이즈 모델을 사용하여 모델링되지만, 탐색 자체는 직접적인 ZX 재작성의 큰 분기 계수(branching factor)를 피하기 위해 회로 표현 위에서 수행됩니다.
복합 축소(Composite Reductions): 탐색은 활성화 규칙(제한된 교환, 기저 스왑, 타겟 스왑)을 독립적인 전이로 취급하지 않습니다. 대신, 이 활성화 규칙들의 시퀀스를 **벨 쌍 축소(Bell reduction)**와 결합하여 하나의 원자적 "복합 축소"로 처리합니다.
- 활성화 규칙: 이 규칙들(예: 초기화된 큐비트를 공유하는 CNOT의 순서를 바꾸거나 기저 상태를 바꾸는 것)은 벨 쌍 구조를 노출시키기 위해 회로를 재배치합니다.
- 벨 축소: 이 규칙은 큐비트들이 측정 전까지 독립적으로 진화하고 측정 결과가 독립적인 플래그로 사용되지 않는 경우, 벨 쌍의 한 큐비트(안실라 준비 및 CNOT 게이트 하나)를 제거합니다.
탐색 알고리즘: 너비 우선 탐색(breadth-first search)을 통해 이러한 복합 축소를 통해 도달 가능한 회로 공간을 탐색합니다. 알고리즘은 잠재적인 벨 쌍 구조를 식별하고, 이를 노출하기 위해 필요한 활성화 재작성을 적용하며, 축소를 수행한 후 결과 회로를 탐색 프런티어에 추가합니다. 프로세스는 더 이상의 축소가 불가능할 때 종료됩니다.
평가: 후보 회로들은 [[7, 1, 3]] Steane 코드를 위한 룩업 테이블 디코더와 함께 회로 수준의 몬테카를로 시뮬레이션(Stim 활용)을 통해 평가됩니다. 논리적 오류율은 다양한 노이즈 모델(탈분극 및 디페이징)과 물리적 오류율 하에서 추정됩니다.

주요 기여

자동 탐색 절차: 결함 등가 재작성을 통한 자동화된 탐색의 개발, 여기에는 특정 가젯에 대한 도달 가능한 회로의 열거 및 깊이 제한이 포함됩니다.
사례 연구: 절차를 두 가지 특정 시나리오에 적용하였습니다:
- [[7, 1, 3]] Steane 코드를 위한 Shor 스타일 신드롬 추출.
- Steane 기반 동적 신드롬 추출(Goto의 검증된 논리적 $|0\rangle$ 준비 기반).
탐색 공간의 검증: Po´or 등이 수동으로 도출한 기존 회로가 이러한 재작성에 의해 유도된 탐색 공간 내에 존재함을 확인했습니다.
성능 검증: 시뮬레이션을 통해, 자동으로 발견된 회로가 각 후보에 대한 별도의 결함 허용성 검증 없이도 베이스라인 구성 대비 논리적 오류율을 낮춘다는 것을 입증했습니다.

결과

Shor 스타일 신드롬 추출:
- [[7, 1, 3]] 코드에 대해, 이 방법은 한 번의 신드롬 측정 라운드를 30개의 안실라 준비에서 18개로, 그리고 54개의 CNOT 게이트에서 42개로 줄였습니다.
- 물리적 2-큐비트 오류율 $p = 10^{-3}$ 에서, 최적화된 회로는 두 논리 기저 상태 모두에 대해 논리적 오류율을 약 21% 낮추었습니다.
- 두 자릿수의 차이에 걸친 $p$ 범위 전체에서, 논리적 오류율의 감소 폭은 13%에서 23% 사이였습니다.
- 최적화된 회로는 또한 검증 플래그가 발생하는 빈도(예: 10회의 QEC 사이클 후 0.527에서 0.472로)를 줄였습니다.
Steane 기반 동적 신드롬 추출:
- 탐색은 391개의 후보 회로를 생성했으며, 4개의 안실라와 14개의 CNOT 게이트를 사용하는 하나를 선택했습니다.
- 이는 Po´or 등의 이전 설계와 자원 수를 일치시키지만, CNOT 깊이를 8에서 7로 개선했습니다.
- $3p/10$ 의 탈분극 유휴 노이즈(depolarizing idle noise) 하에서, 선택된 회로는 두 논리 기저 상태 모두에 대해 논리적 오류율을 약 15% 낮추었으며, $p/10$ 에서는 10% 낮추었습니다.
- 이러한 개선은 게이트 수의 감소보다는 전적으로 스케줄링(감소된 깊이) 덕분입니다.

의의 및 주장
본 논문은 자동화된 결함 등가 재작성이 매 후보의 결함 허용성을 별도로 검증하지 않고도 더 낮은 자원 비용이나 향상된 논리적 성능을 가진 회로를 식별할 수 있다고 주장합니다. 구조적으로 결함 등가성을 보존함으로써, 이 방법은 탐색 과정 중 결함 허용 조건을 재확인하는 데 드는 계산적 병목 현상을 우회합니다.

저자들은 현재 구현이 평가를 위해 몬테카를로 시뮬레이션에 의존하고 있다는 점(이는 계산 비용이 많이 들고 통계적으로 노이즈가 많음)을 언급하면서도, 해당 접근 방식이 수동으로 설계된 구성보다 성공적으로 우수한 성능을 보였다고 명시했습니다. 또한, 이 탐색이 선택된 재작 규칙에 의해 제한되므로 전역적 최적성을 확립하지는 못한다는 점을 인정하며, 향후 연구에는 회로 정규화(canonicalization), 휴리스틱 탐색, 그리고 더 높은 거리의 코드(higher-distance codes)로의 확장이 포함될 수 있다고 밝혔습니다. 결과는 게이트 수가 줄어들지 않더라도, 결함 등가 재작성을 통해 회로 스케줄을 최적화하는 것이 상당한 성능 이득을 얻을 수 있음을 입증합니다.

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