Fast-Switching Monolayer MoSiGeN4 Transistors: Device Performance at Sub-5 nm High-Performance Nodes

기술 요약: 고속 스위칭 단층 MoSiGeN4 트랜지스터

문제 정의
실리콘 기반 트랜지스터의 지속적인 미세화는 단채널 효과(SCE), 드레인 유도 장벽 낮춤(DIBL), 게이트 누설 전류 증가를 포함한 근본적인 물리적 한계에 도달하고 있다. FinFET 및 GAAFET과 같은 첨단 구조가 CMOS 스케일링을 연장해 왔으나, 심각한 성능 저하 없이 수 나노미터 미만으로 스케일링할 수 없는 실리콘의 제약을 완전히 제거하지는 못했다. 2차원(2D) 반도체는 원자 층 두께의 본체와 댕글링 본드(dangling-bond)가 없는 표면 덕분에 우수한 정전기적 제어를 가능하게 하여 잠재적인 해결책을 제공한다. 그러나 기존의 2D 후보 물질들은 한계가 있다: 그래핀은 밴드갭이 부족하고, MoS2와 같은 전이 금속 디칼코게나이드(TMD)는 낮은 캐리어 이동도를 겪으며, 흑린(Black Phosphorus)은 환경적 안정성이 부족하다. 최근 MA2N4 계열(예: MoSi2N4)이 유망함을 보여주었으나, 이 계열의 n형 소자는 5 nm 미만의 고성능(HP) 목표치를 충족하지 못하며, WSi2N4와 같은 다른 변형체들은 게이트 길이 $\ge$ 3 nm로 제한된다. 따라서 n형 로직을 위해 5 nm 미만의 게이트 길이에서 고속, 에너지 효율적 동작을 지원하는 2D 채널 물질이 필요하다.

연구 방법론
본 연구는 단층 야누스(Janus) MoSiGeN4 채널을 이용한 이중 게이트(DG) n형 전계효과 트랜지스터(FET)의 성능을 조사한다. 본 연구는 제일원리 밀도 범함수 이론(DFT)과 비평형 그린 함수(NEGF) 형식론을 결합한 계산 프레임워크를 활용한다.

• 소자 구조: 중심의 고유(intrinsic) 채널, 고농도 n형 도핑된 소스/드레인 영역(정전기적 도핑 $1 \times 10^{13} \text{ cm}^{-2}$), $\text{SiO}_2$ 게이트 유전체(두께 0.41 nm, EOT = 0.41 nm)를 갖는 대칭적 DG 구조를 모델링하였다.
• 전송 방향: 암체어(armchair) 및 지그재그(zigzag) 전송 방향 모두에 대해 성능을 평가하였다.
• 시뮬레이션 파라미터: 계산은 Quantum Atomistic Tool Kit (ATK) 2019를 사용하여 수행되었다. 전이 금속을 고려하기 위해 스핀-궤도 결합(SOC)을 포함한 GGA-PBE 범함수를 사용하였다.
• 스케일링 분석: 게이트 길이($L_g$) 2 nm에서 5 nm 범위에 걸쳐 소자 성능을 분석하였다. 더 작은 노드에서의 단채널 효과를 해결하기 위해, 소스/드레인 언더랩(underlap, UL) 길이($UL$)를 0에서 3 nm까지 도입하였다.
• 지표: 온-상태 전류($I_{on}$), 오프-상태 전류($I_{off}$), 서브스레숄드 스윙(SS), 고유 지연 시간($\tau$), 전력-지연 곱(PDP)을 포함한 주요 성능 지표를 포함하였다. 이들은 국제 반도체 기술 로드맵(ITRS) 2028 HP 목표치와 비교 분석되었다.

주요 기여 및 결과
본 연구는 단층 MoSiGeN4가 5 nm 미만 로직을 위한 실행 가능한 채널 물질임을 입증하며, 성능 지표가 로드맵 요구 사항을 크게 상회함을 보여준다.

1. 물질 특성: 최적화된 단층 MoSiGeN4는 1.35 eV의 간접 밴드갭을 나타낸다. 전자 유효 질량은 암체어 및 지그재그 방향 모두에서 $0.374 \ m_0$로 계산되었으며, 이는 홀 이동도에 비해 현저히 높은 전자 이동도를 나타낸다. 야누스 구조는 수직 방향 편극과 내부 전기장을 유도하여 정전기적 게이트 제어를 향상시킨다.
2. 언더랩 없는 스케일링: 언더랩이 없을 때, 소자는 4 nm 게이트 길이까지 ITRS 2028 HP 목표($I_{on} \ge 900 \ \mu\text{A}/\mu\text{m}$, $SS < 100 \text{ mV/dec}$)를 충족한다. 5 nm 및 4 nm에서 $I_{on}$은 각각 $1064 \ \mu\text{A}/\mu\text{m}$와 $1042 \ \mu\text{A}/\mu\text{m}$에 도달했다. 그러나 3 nm 및 2 nm에서는 소스-드레인 터널링으로 인해 성능이 저하되어, $I_{on}$은 $597 \ \mu\text{A}/\mu\text{m}$와 $99 \ \mu\text{A}/\mu\text{m}$로 감소하였고, SS는 $141 \text{ mV/dec}$와 $220 \text{ mV/dec}$로 악화되었다.
3. 언더랩(UL)의 영향: 적절한 언더랩을 도입함으로써 정전기적 제어가 회복되고 터널링이 억제되었다.
   • $L_g = 3 \text{ nm}$의 경우, 1 nm UL은 $I_{on}$을 $597 \ \mu\text{A}/\mu\text{m}$에서 $1013 \ \mu\text{A}/\mu\text{m}$로 증가시켜 ITRS 목표를 충족했다.
   • $L_g = 2 \text{ nm}$의 경우, 2 nm UL은 $I_{on}$을 $99 \ \mu\text{A}/\mu\text{m}$에서 $910 \ \mu\text{A}/\mu\text{m}$로 증가시켜 HP 요구 사항을 만족시켰다.
   • 2 nm 게이트 소자에 대한 최적의 UL 길이는 2 nm로 밝혀졌으며, UL을 이보다 더 늘리면 확장된 언더랩 영역에서의 게이트 제어력 약화로 인해 $I_{on}$이 감소하였다.
4. 지연 및 전력 효율: 고유 지연 시간($\tau$)과 전력-지연 곱(PDP)은 연구된 모든 게이트 길이에서 ITRS 제한치보다 훨씬 낮게 유지되었다.
   • 달성된 최저 지연 시간은 0.006 ps ($L_g = 2 \text{ nm}$, 3 nm UL 시)였으며, 이는 2028년 목표인 0.423 ps와 비교된다.
   • PDP는 $0.004 \text{ fJ}/\mu\text{m}$에서 $0.010 \text{ fJ}/\mu\text{m}$ 사이였으며, 이는 $0.240 \text{ fJ}/\mu\text{m}$ 목표보다 훨씬 낮았다.
5. 비교 성능: 3 nm 게이트 길이에서 다른 단층 2D 물질(예: $\text{MoS}_2$, InSe, Silicene, $\text{MoSi}_2\text{N}_4$)과 비교했을 때, $\text{MoSiGeN}_4$는 높은 $I_{on}$ ($1317 \ \mu\text{A}/\mu\text{m}$)과 낮은 SS (86 mV/dec)를 결과적으로 결합하며 비교 대상 중 가장 낮은 PDP ($0.005 \ \text{fJ}/\mu\text{m}$)를 보여 우수한 성능을 입증했다.

의의
본 논문은 $\text{MoSiGeN}_4$에서 이러한 높은 스위칭 속도와 에너지 효율 잠재력을 입증한 첫 번째 사례라고 주장한다. 연구 결과는 이중 게이트 단층 $\text{MoSiGeN}_4$ FET가 5-nm 노드 이후의 차세대 로직 애플리케이션을 위한 강력한 후보임을 확립한다. 특히, 본 연구는 이 물질의 고유한 특성이 단순한 언더랩 엔지니어링 전략과 결합될 때 2 nm 게이트 길이까지 엄격한 ITRS HP 목표를 충족할 수 있음을 강조한다. 저자들은 $\text{MoSiGeN}_4$가 현재의 로드맵 요구 사항을 실질적으로 초과하는 고속, 에너지 효율적 트랜지스터를 위한 경로를 제공하며, 이러한 이론적 예측을 검증하기 위한 추가적인 실험적 조사가 필요하다고 결론짓는다.