Fast-Switching Monolayer MoSiGeN4 Transistors: Device Performance at Sub-5 nm High-Performance Nodes

技术摘要：快速切换单层 MoSiGeN4 转导器

问题陈述
硅基转导器的持续微缩化正趋于基本的物理极限，包括短沟道效应 (SCEs)、漏极诱导势垒降低以及栅极漏电流增加。虽然先进的架构如 FinFET 和 GAAFET 延长了 CMOS 缩放寿命，但它们无法完全消除由于硅在缩放至几纳米以下时会出现严重性能退化而导致的约束。二维 (2D) 半导体由于其原子级厚度的体层和无悬挂键的表面，为实现卓越的静电控制提供了潜在解决方案。然而，现有的二维候选材料存在局限性：石墨烯缺乏带隙，过渡金属二硫化物 (TMDs) 如 MoS2 受限于低载流子迁移率，而黑磷 (BP) 则缺乏环境稳定性。最近，MA2N4 系列（例如 MoSi2N4）展现出了应用前景，但该系列中的 n 型器件在低于 5 nm 的高性能 (HP) 目标方面表现不佳，其他变体如 WSi2N4 则被限制在栅极长度 $\ge$ 3 nm。目前需要一种能够在亚 5 nm 栅极长度下支持高速、高能效运行的二维沟道材料，特别是针对 n 型逻辑电路。

研究方法
本研究探讨了利用单层 Janus MoSiGeN4 沟道的双栅 (DG) n 型场效应晶体管 (FET) 的性能。研究采用了结合第一性原理密度泛函理论 (DFT) 与非平衡格林函数 (NEGF) 形式的计算框架。

• 器件架构： 构建了一个对称的双栅结构，包含一个中心本征沟道、重掺杂 n 型源/漏区（静电掺杂浓度为 $1 \times 10^{13} \text{ cm}^{-2}$）以及 $\text{SiO}_2$ 栅介质层（厚度为 0.41 nm，等效氧化层厚度 EOT = 0.41 nm）。
• 传输方向： 分别沿扶手椅 (armchair) 和锯齿 (zigzag) 传输方向评估了性能。
• 模拟参数： 使用 Quantum Atomistic Tool Kit (ATK) 2019 进行计算。研究采用了带有自旋轨道耦合 (SOC) 的 GGA-PBE 泛函，以考虑过渡金属的影响。
• 缩放分析： 在 2 nm 到 5 nm 的栅极长度 ($L_g$) 范围内分析了器件性能。为了应对更小节点下的短沟道效应，研究引入了源/漏欠叠 (underlap, UL) 长度 ($UL$)，范围从 0 到 3 nm。
• 指标： 关键性能指标包括开态电流 ($I_{on}$)、关态电流 ($I_{off}$)、亚阈值摆幅 (SS)、固有延迟 ($\tau$) 以及功率延迟积 (PDP)。这些指标均与国际半导体技术路线图 (ITRS) 2028 HP 目标进行了对比。

主要贡献与结果
研究表明，单层 MoSiGeN4 是亚 5 nm 高性能逻辑的可用沟道材料，其性能指标显著超过了路线图要求。

1. 材料特性： 优化的单层 MoSiGeN4 表现出 1.35 eV 的间接带隙。计算得出电子有效质量在扶手椅和锯齿方向均为 $0.374\ m_0$，表明其电子迁移率显著高于空穴迁移率。Janus 结构诱导了面外极化和内建电场，增强了静电栅极控制。
2. 无欠叠情况下的缩放： 在没有欠叠的情况下，器件在 4 nm 栅极长度下仍能满足 ITRS 2028 HP 目标（$I_{on} \ge 900\ \mu\text{A}/\mu\text{m}$, $SS < 100\ \text{mV/dec}$）。在 5 nm 和 4 nm 时，$I_{on}$ 分别达到 $1064\ \mu\text{A}/\mu\text{m}$ 和 $1042\ \mu\text{A}/\mu\text{m}$。然而，在 3 nm 和 2 nm 时，由于源到漏隧穿效应，性能发生退化，导致 $I_{on}$ 分别降至 $597\ \mu\text{A}/\mu\text{m}$ 和 $99\ \mu\text{A}/\mu\text{m}$，且 SS 分别恶化至 $141\ \text{mV/dec}$ 和 $220\ \text{mV/dec}$。
3. 欠叠 (UL) 的影响： 引入适度的欠叠恢复了静电控制并抑制了隧穿。
   • 对于 $L_g = 3\ \text{nm}$，1 nm 的 UL 使 $I_{on}$ 从 $597\ \mu\text{A}/\mu\text{m}$ 提升至 $1013\ \mu\text{A}/\mu\text{m}$，达到了 ITRS 目标。
   • 对于 $L_g = 2\ \text{nm}$，2 nm 的 UL 使 $I_{on}$ 从 $99\ \mu\text{A}/\mu\text{m}$ 提升至 $910\ \mu\text{A}/\mu\text{m}$，满足了 HP 要求。
   • 针对 2 nm 栅极器件，发现最优 UL 长度为 2 nm；当 UL 超过 2 nm 时，由于扩展欠叠区域的栅极控制能力减弱，会导致 $I_{on}$ 下降。
4. 延迟与功率效率： 在所有研究的栅极长度下，固有延迟 ($\tau$) 和功率延迟积 (PDP) 均远低于 ITRS 限制。
   • 实现的最低延迟为 0.006 ps（在 $L_g = 2\ \text{nm}$ 且 $UL = 3\ \text{nm}$ 时），而 2028 年的目标为 0.423 ps。
   • PDP 范围为 $0.004\ \text{fJ}/\mu\text{m}$ 至 $0.010\ \text{fJ}/\mu\text{m}$，远低于 $0.240\ \text{fJ}/\mu\text{m}$ 的目标。
5. 对比性能： 在 3 nm 栅极长度下，与其它单层二维材料（如 $\text{MoS}_2$, InSe, Silicene, $\text{MoSi}_2\text{N}_4$）进行基准测试时，MoSiGeN4 展示了卓越的性能，兼具高 $I_{on}$ ($1317\ \mu\text{A}/\mu\text{m}$)、低 SS (86 mV/dec) 以及在对比候选材料中最低的 PDP (0.005 fJ/µm)。

重要性
本文声称，这项工作首次展示了 MoSiGeN4 如此高的开关速度和能量效率潜力。研究结果确立了双栅单层 MoSiGeN4 FET 作为超越 5 nm 节点下一代逻辑应用的有力竞争者。具体而言，研究强调，该材料的本质属性结合简单的欠叠工程策略，使其能够在 2 nm 栅极长度下满足严格的 ITRS HP 目标。作者总结道，MoSiGeN4 为实现大幅超越当前路线图要求的快速、高能效转导器提供了一条路径，值得通过进一步的实验研究来验证这些理论预测。