Quantitative Analysis of the Synchronization Stability Region of Grid-Connected Converters During Fault Ride-Through Considering LVRT Characteristics

기술 요약: 저전압 운전(LVRT) 특성을 고려한 계통 연계형 컨버터의 고장 시 탈출(Fault Ride-Through) 중 동기화 안정도 영역에 대한 정량적 분석

문제 정의
고신재생에너지 침투와 전력전자 기반 제어가 지배적인 "더블 하이(dual-high)" 전력 시스템의 맥락에서, 계통 연계형 컨버터는 외부 네트워크 파라미터에 점점 더 민감해지고 있다. 단락 사고 발생 시, 단자 전압과 등가 계통 어드미턴스는 급격하게 변화할 수 있다. 정상 상태 안정도 경계(흔히 단락비(SCR)로 특징지어지는)는 잘 연구되어 왔으나, 기존의 방법들은 대규모 교란, 구체적으로 전압 강하 상황에서의 동기화 안정도 경계를 정량적으로 규명하기에는 불충분하다.

기존 문헌들은 다음과 같이 특정 불안정성 메커니즘을 개별적으로 다루는 경우가 많다:

• 준정적 불안정성(Quasi-static instability): 평형점 존재에 대한 기존 기준들은 규정된 전류 참조값을 가정하며, 이는 저전압 운전(LVRT) 제어 로직이 PCC 전압에 따라 전류 참조를 조정하고, 이것이 다시 계통 임피던스 전압 강하를 변화시키는 피드백 루프를 고려하지 못한다.
• 과도 안정성(Transient instability): 등가 면적법(EAC)과 같은 방법들은 댐핑을 무시하거나 일정한 댐핑을 가정하는 경우가 많다. 반면, 위상 고정 루프(PLL)의 댐핑은 시스템 상태에 따라 변한다. 또한, 기존의 위상 궤적 연구는 사전에 규정된 고장 조건을 평가할 뿐, LVRT 전류의 재분배와 포스트 폴트(post-fault) 전압을 임계 계통 어드미턴스 경계로 매핑하지는 않는다.
• 소신호 불안정성(Small-signal instability): LVRT 조건 하에서는 PCC 전압 의존적 전류 참조, 전류 제한, PLL 동역학 및 LCL 필터 간의 강한 결합이 발생한다. 표준 축소 차수 모델은 이러한 고차 상호작용을 포착하여 고장 중 안정도 경계를 결정하는 데 한계가 있다.

방법론
본 논문은 포스트 폴트 계통 어드미턴스의 퍼유(per-unit) 크기($|Y_{g,p.u.}|$)와 포스트 폴트 계통 전압($V_{gf,p.u.}$)을 통합된 정량적 지표로 사용하여 종합적인 동기화 안정도 영역을 구축하는 체계적인 접근 방식을 제안한다. 분석은 세 가지 상호 보완적인 관점에서 수행된다:

1. 준정적 안정도 (평형점 존재):

   • 저자들은 사고 후 준정상 상태 평형점의 존재를 위한 기준을 도출한다.
   • 전압 강하 깊이에 따라 (전류 우선순위가 유효 전력보다 무효 전류에 있는) LVRT 제어 로직을 계통 측 전압-벡터 관계와 통합함으로써, 중간 단계의 고장 전류 참조 변수를 제거한다.
   • 다양한 전압 강하 깊이 하에서 동작점이 존재하기 위해 필요한 임계 계통 어드미턴스 경계를 결정하는 제약 방정식을 수립한다.

2. 과도 안정도 (전이 동역학):

   • LVRT 전류 참조와 포스트 폴트 계통 파라미터를 고려한 2차 비선형 과도 모델을 구축한다. 전류 제어 루프는 PLL보다 대역폭이 빠르므로 모델에서 제외한다.
   • 이 모델은 등가 관성, 기계적 토크, 전자기적 토크 및 댐핑을 정의하는 동기 발전기와 유사하다.
   • 전압 강하된 계통 전압과 계통 어드미턴스 크기에 대한 2-파라미터 스캔을 수행한다. 위상 궤적 분석을 통해 궤적이 포스트 폴트 안정 평형점에서 벗어나 동기 탈조가 발생하는 경계를 식별한다.

3. 소신호 안정도 (국부 안정성):

   • 고차(11차) 소신호 상태 공간 모델을 개발한다. 이 모델은 LVRT 전류 규제, 전류 제한, 다중 루프 결합 및 고장 검출에 사용되는 PCC 전압의 저역 통과 필터링을 명시적으로 반영한다.
   • 구간별 모델링 접근 방식을 채택한다: 전류 참조가 제한치 미만일 때 적용되는 자코비안 행렬($B_1$)과 제한치에 도달했을 때 적용되는 행렬($B_2$)을 구분한다.
   • 운영 공간 전체에 걸친 이 자코비안 행렬들의 고윳값(eigenvalue) 분석을 통해 소신호 안정도 경계를 결정한다.

4. 검증:

   • 이론적 경계들을 통합하여 종합적인 안정도 영역을 형성한다.
   • RT-LAB 플랫폼과 RTU-BOX를 이용한 하드웨어-인-더-루프(HIL) 시뮬레이션을 다양한 운전 조건(특히 $V_{gf,p.u.} = 0.12$ 및 $0.25$ p.u. 조건) 하에서 수행하여 이론적 경계를 검증한다.

주요 결과

• 통합 안정도 영역: 본 연구는 준정적, 과도, 소신호 안정도 경계의 교집합으로 정의되는 종합적인 동기화 안정도 영역을 성공적으로 구축하였다.
• 지배적 제약 조건: 테스트된 제어 파라미터 하에서, 준정적 안정도 경계(평형점 존재 여부)는 다른 두 경계보다 낮은 곳에 위치한다. 결과적으로, 전체 안정도 영역은 주로 과도 안정도 경계와 소신형 안정도 경계에 의해 결정된다.
• 비선형 특성: 소신호 안정도 경계는 뚜렷한 비선형 및 국부적 불연속 특성을 보인다. 전류 제한에 도달할 때 자코비안 행렬이 전환됨에 따라, 계통 어드미턴스가 변함에 따라 시스템이 "안정"에서 "불안정"으로, 다시 "안정"으로 전환될 수 있는 현상이 나타난다.
• 검증: HIL 시뮬레이션은 다음을 확인하였다:
  • 낮은 계통 어드미턴스($|Y_{g,p.u.}| = 4$)와 깊은 전압 강하($0.12$ p.u.) 조건에서, 시스템은 안정적인 포스트 폴트 평형점이 존재함에도 불구하고 과도 불안정성을 경험한다.
  • 높은 계통 어드미턴스와 동일한 전압 강하($0.25$ p.u.) 조건에서, 시스템은 비단조적(non-monotonic) 안정도 거동을 보인다: 동작점 $p13$($|Y_{g,p.u.}| = 6.74$)과 $p15$($|Y_{g,p.u.}| = 6.4$)는 안정적으로 유지되지만, 중간 지점인 $p14$($|Y_{g,p.u.}| = 6.65$)는 불안정 영역에 속하며 소신호 불안정성을 보인다.
  • 중간 정도의 전압 강하($0.25$ p.u.) 시에는 과도 안정도가 제한 요인이 된다.

의의 및 주장
본 논문은 기존 방법들이 다양한 전압 강하 깊이와 계통 강도에 걸쳐 임계 안정도 경계를 규명하지 못하는 격차를 해소하며, 고장 시 탈출(FRT) 중 계통 연계형 컨버터의 동기화 안정도를 평가하기 위한 정량적 프레임워크를 제공한다고 주장한다.

주요 기여는 다음과 같다:

• PCC 전압와 LVRT 전류 참조 사이의 피드백을 내재적으로 고려하는 준정적 안정도 기준의 도출.
• 평형점의 존재, 전/후 상태 간의 전이 역학, 그리고 포스트 폴트 동작점의 국부 안정성을 동시에 고려하는 통합 안정도 영역의 수립.
• 계통 어드미턴스 조건에 따라 소신호 불안정성이 발생할 수 있음을 입증함. 이는 제어 루프와 전류 제한의 복잡한 결합으로 인해, 평형점이 존재하고 전이가 과도적으로 안정적이더라도 발생할 수 있는 현상이다.

저자들은 결론적으로, 계통 어드미턴스가 감소하고 전압 강하 심도가 증가함에 따라 과도 동기화 안정도 능력이 감소하며, 안정도 영역은 PLL 파라미터의 영향을 받는 과도 안정도 경계와 소신호 안정도 경계에 의해 공동으로 결정된다고 밝히고 있다.