DHFP-PE: Dual-Precision Hybrid Floating Point Processing Element for AI Acceleration

Resumo Técnico: DHFP-PE

1. O Problema
O crescimento acelerado da Inteligência Artificial (IA) e da computação de borda criou uma demanda crítica por aceleradores de hardware energeticamente eficientes. Embora formatos de alta precisão (FP16, FP32) sejam comuns no treinamento, há uma tendência forte para o uso de formatos de baixa precisão (FP8 e FP4) na inferência e em dispositivos de borda, visando reduzir o uso de memória e melhorar a eficiência computacional.
No entanto, as arquiteturas existentes de Unidades de Multiplicação-Acumulação (MAC) e Elementos de Processamento (PE) são frequentemente projetadas para dados de precisão média a alta (≥8 bits). Elas falham em explorar eficientemente as características de dados granulares do FP8 e FP4. Além disso, a adoção de múltiplos formatos (como E4M3 e E5M2 para FP8, e E2M1 e E1M2 para FP4) exige arquiteturas que possam reconfigurar dinamicamente a precisão sem duplicar lógica ou aumentar o atraso do caminho crítico, o que resulta em desperdício de área e energia em designs convencionais.

2. Metodologia
Os autores propõem o DHFP-PE, um motor de processamento de ponto flutuante totalmente pipeline e de dupla precisão, otimizado para formatos FP8 e FP4. A metodologia central baseia-se em três pilares:

• Técnica de Particionamento de Bits (Bit-Partitioning): O núcleo da inovação é um multiplicador unitário de 4 bits. Em vez de duplicar hardware para suportar diferentes precisões, o design utiliza uma técnica de particionamento onde:
  • Para FP8, o multiplicador opera como uma unidade padrão de 4x4.
  • Para FP4, o mesmo multiplicador de 4 bits é dividido em duas unidades paralelas de 2x2.
    Isso permite 100% de utilização do hardware sem lógica redundante.
• Arquitetura Pipeline de 6 Estágios: O PE é estruturado em seis estágios pipeline para maximizar a frequência de operação:
  1. S0 (Processamento de Entrada): Extração de sinais, expoentes e mantissas, com preenchimento (padding) de zeros para manter larguras de entrada consistentes e detecção de valores especiais (NaN, infinito).
  2. S1 (Matriz de Multiplicadores e Comparador): Executa a multiplicação de mantissa (4x4 ou duas 2x2) e compara três valores de expoente simultaneamente para alinhamento.
  3. S2 (Complemento e Deslocador de Alinhamento): Gerencia a correção de sinais, truncamento de bits menos significativos e o deslocamento das mantissas baseado na diferença de expoentes.
  4. S3 (Árvore Aditiva CSA): Compressão de soma de transporte (Carry-Save Adder) para reduzir múltiplos operandos alinhados.
  5. S4 (Normalização e LZA): Utiliza um Antecipador de Zeros Líderes (LZA) para normalizar o resultado final, ajustando expoente e mantissa.
  6. S5 (Saída e Ativação): Gera o resultado final e aplica uma função de ativação ReLU (Retificação Linear) de baixo custo de hardware.
• Reconfigurabilidade Dinâmica: O design suporta transições suaves entre modos FP8 (E4M3, E5M2) e FP4 (E2M1, E1M2) usando o mesmo caminho de dados compartilhado.

3. Contribuições Principais

• Eficiência de Hardware: A capacidade de um único multiplicador de 4 bits operar como dois multiplicadores de 2 bits elimina a necessidade de lógica duplicada, garantindo utilização total do silício.
• Suporte a Múltiplos Formatos: O PE é capaz de processar nativamente os quatro formatos principais de baixa precisão emergentes (FP8 E4M3/E5M2 e FP4 E2M1/E1M2) em uma única arquitetura.
• Otimização para IA de Borda: Foco explícito em reduzir a área e o consumo de energia, tornando-o ideal para dispositivos com recursos limitados, mantendo a precisão necessária para inferência e treinamento misto.

4. Resultados Experimentais
O design foi implementado em tecnologia de 28 nm e sintetizado, apresentando os seguintes resultados comparados aos estados da arte:

• Área: 0,00396 mm², representando uma redução de 60,4% em comparação com os melhores designs existentes.
• Potência: Consumo de apenas 2,13 mW, uma economia de 86,6% em relação às soluções anteriores.
• Frequência de Operação: Alcançou 1,94 GHz (1938 MHz), superando os designs anteriores em 31,8%.
• Eficiência Energética: Demonstrou ganhos massivos em eficiência (GFLOPS/W), especialmente nos modos FP8 e FP4.
• Implementação em FPGA: Em uma plataforma Artix-7, o design reduziu o uso de LUTs em mais de 98% e o consumo de potência em mais de 97% comparado a trabalhos recentes (TCAS-II'24 e TVLSI'22).

5. Significado
O DHFP-PE representa um avanço significativo na aceleração de hardware para IA, preenchendo a lacuna entre a necessidade de alta eficiência energética e a flexibilidade de precisão. Ao permitir que o mesmo hardware físico execute operações de precisão variável (FP8 e FP4) sem penalidades de área ou atraso, este trabalho facilita a implementação de aceleradores de IA mais compactos e eficientes. Isso é crucial para a próxima geração de processadores de borda e data centers, onde a redução do consumo de energia e do custo de silício é tão importante quanto o desempenho bruto. A arquitetura proposta oferece uma solução escalável para tarefas de treinamento misto e inferência em larga escala.