Building Reliable Arithmetic Multipliers Under NBTI Aging and Process Variations

Resumo Técnico: Construção de Multiplicadores Aritméticos Confiáveis sob Envelhecimento NBTI e Variações de Processo

Declaração do Problema
O envelhecimento de hardware, particularmente a Instabilidade de Temperatura com Viés Negativo (NBTI), representa uma ameaça crítica à confiabilidade dos circuitos integrados (CIs) em sistemas de computação modernos, incluindo CPUs, GPUs e aceleradores de IA como arrays sístólicos. O NBTI afeta predominantemente os transistores PMOS, causando um aumento gradual na tensão de limiar ($V_{th}$) quando estes estão sob viés de porta negativo (lógico '0'). Esta degradação leva ao aumento dos atrasos de comutação, violações de temporização e falha computacional eventual.

O problema é exacerbado em multiplicadores aritméticos, que são onipresentes em cargas de trabalho de IA que dependem de multiplicação de matrizes. Diferentemente dos somadores de propagação de transporte, que exibem distribuição uniforme de estresse, multiplicadores em matriz sofrem de padrões de estresse altamente não uniformes. Além disso, variações de processo durante a fabricação causam desvios iniciais na tensão de limiar, levando a transistores "Primeiros a Falhar" (F2F) que envelhecem significativamente mais rápido do que os outros. Estratégias de mitigação existentes, como Escalonamento Dinâmico de Tensão e Frequência (DVFS), balanceamento de carga de trabalho ou agendamento em nível de software, frequentemente introduzem sobrecargas de desempenho, exigem gerenciamento complexo em tempo de execução ou falham em abordar os desequilíbrios de estresse específicos inerentes às arquiteturas de multiplicadores.

Metodologia
Os autores propõem uma técnica de mitigação de envelhecimento em nível de hardware que aproveita a propriedade de invariância de sinal da multiplicação: $A \times B = (-A) \times (-B)$. A ideia central é que, embora o resultado computacional permaneça idêntico, a aplicação de transformações de complemento de dois aos operandos de entrada ($A \to -A, B \to -B$) altera os estados lógicos internos, redistribuindo assim o estresse (probabilidade de lógico '0') entre os transistores PMOS do multiplicador.

A metodologia envolve três componentes principais:

1. Geração de Oráculo (Offline): Um seletor ideal (Oráculo) é desenvolvido offline usando simulação de circuito (Cadence) e modelos NBTI. Este processo identifica transistores F2F com base nas variações iniciais de processo e determina a transformação de entrada ótima (original vs. complemento de dois) para minimizar o estresse nesses transistores vulneráveis sem criar novos gargalos.
2. Módulo Seletor Amigável a Hardware (SM): Como a implementação de uma tabela de consulta completa de Oráculo é impraticável devido à sobrecarga de área, os autores aproximam o comportamento do Oráculo usando uma função booleana simplificada ($f$) que toma um pequeno subconjunto de bits de entrada (4–6 bits) para decidir se deve aplicar a transformação de complemento de dois. Este módulo é leve e implementado usando portas lógicas básicas.
3. Abordagem de Conjunto para Variação de Processo: Para lidar com cenários diversos de variação de processo onde um único seletor pode ser subótimo, os autores propõem o uso de um conjunto de múltiplos Módulos Seletores (2–4 SMs distintos). Cada SM é adaptado a diferentes conjuntos de transistores F2F, permitindo que o sistema selecione a estratégia de transformação mais apropriada para o perfil de envelhecimento específico de um dado multiplicador.

A técnica é integrada em Arrays Sístólicos (SA) incorporando um SM dentro de cada Elemento de Processamento (PE). O SM opera em paralelo com as operações de multiplicação e acumulação, garantindo impacto negligenciável na taxa de transferência.

Principais Contribuições

• Mecanismo de Mitigação Inovador: Introdução de uma abordagem baseada em invariância de sinal que redistribui o estresse NBTI em multiplicadores sem alterar a correção computacional.
• Eficiência de Hardware: Desenvolvimento de um Módulo Seletor que aproxima um Oráculo ideal com sobrecarga mínima de área e potência, evitando a necessidade de agendamento de software complexo ou regulação de tensão externa.
• Robustez à Variação: Uma estratégia de conjunto que mantém a eficácia em diversos cenários de variação de processo, abordando o desafio do envelhecimento não uniforme em chips fabricados.
• Integração: Demonstração da viabilidade do método dentro de aceleradores de IA de alta taxa de transferência (Arrays Sístólicos) e sua extensão potencial para multiplicadores de ponto flutuante e outras unidades aritméticas.

Resultados Experimentais
O método proposto foi avaliado usando ferramentas Cadence na tecnologia de 22nm da GlobalFoundries, simulando Arrays Sístólicos de 128×128 com várias arquiteturas de multiplicadores (Array e Árvore de Wallace) e larguras de bits (de 4 a 32 bits).

• Melhoria na Vida Útil:
  • Comparado a uma linha de base sem mitigação, o método alcançou até 75% de melhoria na vida útil em Multiplicadores em Matriz de 12 bits.
  • Através de diferentes larguras de bits e arquiteturas, uma melhoria média na vida útil de 64% foi observada.
  • Sob envelhecimento NBTI conjunto e variação de processo (simulações de Monte Carlo), o uso de um único SM resultou em uma melhoria de 44%, enquanto o uso de um conjunto de três SMs aumentou isso para **57%**.
• Sobrecargas:
  • Área: O método introduz uma sobrecarga de área mínima de aproximadamente 3–4% (dependendo do número de SMs utilizados).
  • Potência: A sobrecarga de potência é negligenciável, com média de ~0,38%.
  • Atraso: O Módulo Seletor adiciona um atraso de aproximadamente 2,5–2,9% do tempo de computação do PE, que pode ser totalmente mascarado em arquiteturas pipeline.
• Comparação: O método guiado por SM proposto superou estratégias aleatórias de complemento de 1 (TRNG e Probabilidade de Viés Zero) em 6–21% e superou abordagens baseadas em DVFS em 4,5% ao usar um conjunto de SMs.

Significância e Alegações
O artigo alega que esta técnica oferece uma solução prática e centrada em hardware para o problema de envelhecimento em unidades aritméticas, que são gargalos críticos em IA e computação geral. Ao aproveitar as propriedades matemáticas inerentes da multiplicação, o método alcança ganhos significativos de confiabilidade sem as penalidades de desempenho ou complexidade de software associadas às soluções existentes. Os autores enfatizam que a abordagem é escalável, aplicável a várias arquiteturas de multiplicadores e larguras de bits, e adequada para integração em CPUs, GPUs e aceleradores de IA de próxima geração. O trabalho sugere que lógica de hardware simples e inteligente pode efetivamente contrapor mecanismos complexos de envelhecimento como NBTI e variação de processo, estendendo a vida útil operacional de hardware de computação crítico.