Resumo Técnico: Poda de Redes Neurais de Grafos Conscientes de Hardware para Visão Baseada em Eventos Embarcada

Declaração do Problema

A robótica móvel e os sistemas autônomos requerem sensores de visão capazes de operar com alto desempenho em ambientes dinâmicos, enquanto aderem a restrições rigorosas de latência, vazão (throughput) e consumo de energia. Câmeras baseadas em eventos (Sensores de Visão Dinâmica ou DVS) abordam essas necessidades ao capturar mudanças de cena de forma assíncrona com resolução de microssegundos, baixa latência e alta faixa dinâmica. No entanto, processar os dados esparsos e de séries temporais resultantes de forma eficiente em plataformas embarcadas permanece um desafio significativo.

Embora as Redes Neurais de Espigões (SNNs) preservem a esparsidade temporal, elas frequentemente sofrem com menor precisão e apresentam desafios para aceleração de hardware em plataformas não neuromórficas devido a padrões de acesso à memória não determinísticos. Por outroْ, as Redes Neurais Convolucionais de Grafos (GCNNs), que tratam eventos como nós de um grafo, oferecem alta precisão e são bem adequadas para aceleração de hardware. Contudo, implantar GCNNs em plataformas FPGA heterogêneas com recursos limitados é dificultado pela alta utilização de recursos de memória interna (BlockRAM e UltraRAM), particularmente para o armazenamento de mapas de características entre camadas. Quando a DRAM externa não é viável devido a restrições de latência ou energia, a memória interna torna-se o principal gargalo, limitando a implantação de modelos maiores e mais precisos.

Metodologia

Os autores propõem uma estratégia de otimização consciente de hardware projetada especificamente para a arquitetura de Rede Convolucional de Grafos acelerada por FPGA para eventos (EFGCN). O objetivo central é minimizar a utilização dos recursos de memória interna do FPGA (especificamente o BlockRAM de 36kb de dupla porta e o UltraRAM de 288kb) mantendo uma alta precisão de classificação.

A metodologia integra duas técnicas primárias:

1. Poda Estruturada (Structured Pruning): Diferente da poda não estruturada, esta abordagem remove canais inteiros (mapas de características de saída) com base em sua posição na matriz de pesos. A seleção de canais é restringida pelas propriedades matemáticas dos blocos de memória do FPGA alvo. Os autores derivam famílias específicas de contagens de canais ($C$) válidas que garantem a utilização total dos blocos BRAM e URAM dada uma precisão de quantização ($q$) específica. Isso evita a fragmentação de memória e garante um empacotamento eficiente de recursos.
2. Quantização: O método reduz a precisão dos vetores de características e das informações de aresta armazenadas na memória. Ao reduzir a largura de bits ($q$), a largura de memória necessária por canal diminui, permitindo tanto uma redução no uso total de memória quanto um aumento na capacidade de canais dentro da mesma pegada de memória (footprint).

Para navegar pelo vasto espaço de projeto (excedendo $7,8 \times 10^6$ configurações possíveis), os autores empregam um procedimento de busca em dois estágios:

• Busca de Grade Fina (FG - Fine Grid Search): Partindo de uma configuração de linha de base (máximo de canais, quantização de 8 bits), o algoritmo realiza uma busca descendente através das camadas e níveis de quantização. Ele avalia as configurações com base em uma fronteira de Pareto, equilibrando a qualidade de classificação com a utilização de recursos para identificar um subconjço promissor de soluções.
• Busca de Aprofundamento Iterativo por Camada Gulosa (GLID - Greedy Layer-wise Iterative Deepening Search): Este estágio refina ainda mais as configurações selecionadas. Ele reduz iterativamente a utilização de recursos camada por camada, selecionando a modificação (passo de poda ou quantização) que gera o melhor score de qualidade pelo menor custo de recurso. O processo termina quando a queda de precisão excede um limiar predefinido.

Após a busca, os modelos selecionados passam por uma fase de ajuste fino (fine-tuning) com uma taxa de aprendizado baixa para recuperar a precisão perdida durante a compressão.

Principais Contribuições

O artigo reivindica as seguintes contribuições primárias:

• Primeira Estratégia Consciente de Hardware para Event GCNNs: Os autores apresentam o primeiro método combinando poda e quantização conscientes de hardware especificamente para visão baseada em eventos e Redes Convolucionais de Grafos.
• Adaptação Flexível de Arquitetura: O método proposto permite a seleção flexível da configuração final do modelo com base nos recursos específicos e requisitos de precisão da plataforma embarcada alvo.
• Desempenho Validado: A abordagem foi avaliada em múltiplos conjuntos de dados e configurações de rede, demonstrando reduções significativas no uso de BRAM (26,5%–31,4%) com degradação controlada de precisão (1,65%–5,18%).
• Prova de Conceito de Hardware: Um módulo de hardware foi desenvolvido e verificado em uma plataforma FPGA heterogênea ZCU104, confirmando a eficácia da estratégia de poda em uma implementação real.

Resultados Experimentais

O método foi avaliado utilizando três conjuntos de dados neuromórficos: MNIST-DVS, CIFAR-10-DVS e N-Caltech101. Os experimentos utilizaram um modelo EFGCN de linha de base com cinco camadas convolucionais.

• Redução de Memória: A estratégia de otimização alcançou reduções de BRAM de 28,8% para CIFAR-10 (com uma queda de 1,65% na precisão), 31,4% para MNIST-DVS (3,55% de queda na precisão) e 26,5% para N-Caltech101 (5,18% de queda na precisão).
• Implementação de Hardware: Na plataforma ZCU104, o modelo otimizado final para MNIST-DVS demonstrou uma redução de 30,6% no uso total de BRAM em comparação com a linha de base. Além disso, a utilização de recursos lógicos (LUTs e Flip-Flops) diminuiu aproximadamente 34% e 29%, respectivamente. Notavelmente, a utilização de DSP aumentou em 54% devido ao mapeamento de certas multiplicações de 6 bits para blocos DSP pela ferramenta de síntese, embora a economia de memória tenha sido o alvo principal.
• Eficiência de Busca: A busca de dois estágios (FG seguido por GLID) provou ser eficaz em encontrar configurações de alta qualidade sem o custo computacional de pesquisar exaustivamente todo o espaço de projeto ou usar algoritmos evolutivos complexos (que os autores observaram que falharam em convergir em seus testes preliminares).

Significância e Alegações

O artigo posiciona este trabalho como um passo crítico para possibilitar a robótica móvel autônoma e eficiente. Ao abordar o gargalo de memória inerente às implementações de GCNN baseadas em FPGA, os autores permitem a implantação de modelos de visão baseados em eventos complexos em sistemas embarcados sem depender de memória externa, o que introduziria latência e sobrecarga de energia inaceitáveis.

Os autores enquadram modestamente sua contribuição como uma "primeira exploração" desta interseção específica (poda consciente de hardware para event-based GCNNs). Eles enfatizam que o método permite um compromisso (trade-off) entre precisão e uso de recursos, fornecendo uma ferramenta para que projetistas de sistemas adaptem os modelos a restrições de hardware específicas. O trabalho não pretende resolver todos os desafios da visão baseada em eventos, mas foca especificamente na otimização da arquitetura EFGCN para plataformas heterogêneas embarcadas, oferecendo um caminho prático para implantar sistemas de visão de alto desempenho e baixa latência em drones e outros robôs móveis.