Classical Hardware Acceleration of Quantum Autoencoders for Real-Time Anomaly Detection in Collider Experiments

Resumo Técnico: Aceleração de Hardware Clássica de Autoencoders Quânticos para Detecção de Anomalias em Tempo Real em Experimentos de Colisores

Definição do Problema
Experimentos de Alta Energia (HEP), como o Grande Colisor de Hádrons (LHC), enfrentam desafios extremos de vazão de dados, gerando dezenas de terabytes por segundo. Para gerenciar isso, sistemas de gatilho (trigger) multicamadas devem filtrar eventos em tempo real, reduzindo as taxas de dados para níveis adequados ao armazenamento. Embora o aprendizado de máquina (ML) clássico seja onipresente neste domínio, o Aprendizado de Máquina Quântico (QML) oferece uma alternativa promissora para detectar sinais raros Além do Modelo Padrão (BSM). Esses sinais frequentemente se manifestam como correlações sutis, de alta dimensão e de longo alcance, que algoritmos de QML podem representar eficientemente com menos parâmetros. No entanto, implantar modelos de QML em gatilhos de colisores em tempo real requer a emulação de circuitos quânticos em aceleradores de hardware de baixa latência, especificamente Field-Programmable Gate Arrays (FPGAs), que são o padrão em sistemas de gatilho (ex: ATLAS Level-1). O desafio reside em demonstrar que modelos de QML podem alcançar desempenho de física comparável aos métodos clássicos de última geração, satisfazendo simultaneamente as rigorosas restrições de recursos e tempo da implantação em FPGA.

Metodologia
O estudo avalia modelos de Autoencoder Variacional (QAE) para detecção de anomalias (AD) usando um conjunto de dados de colisões próton-próton simuladas no LHC. O conjunto de dados inclui um fundo de eventos de multijets de Cromodinâmica Quântica (QCD) e quatro processos distintos de sinal BSM (envolvendo bósons escalares e leptoquarks).

1. Codificação de Partículas (Embedding): Os eventos são representados por 56 características de valores reais descrevendo 19 objetos reconstruídos (elétrons, múons, jatos e energia transversa ausente). Seguindo uma convenção "uma partícula-um qubit", essas características são codificadas em estados quânticos usando portas de rotação de qubit único parametrizadas ($R_X, R_Y, R_Z$). Para acomodar os limites de recursos do FPGA, o registro de 19 qubits é decomposto em blocos menores: 1 qubit para energia ausente, 4 para elétrons, 4 para múons e dois blocos independentes de 5 qubits para os dez jatos. Essa decomposição evita o custo exponencial de memória de um vetor de estado de 10 jatos totalmente emaranhado.
2. Arquiteturas de Modelo:
   • VAE Híbrido Quântico-Clássico: Este modelo substitui a primeira camada densa de um Autoencoder Variacional clássico por Circuitos Parametrizados por Blocos (PQCs). Os blocos quânticos codificam as características das partículas e aplicam emaranhamento, produzindo um vetor de características de 32 dimensões de observáveis de Pauli medidos. Este vetor é processado por camadas densas clássicas para mapear para um espaço latente Gaussiano de 3 dimensões. O escore de anomalia é a divergência de Kullback-Leibler (KL) truncada.
   • Autoencoder Totalmente Quântico (QAE): Este modelo remove todas as camadas clássicas. Ele utiliza a mesma partição de blocos por tipo de partícula, mas processa os dados inteiramente dentro de circuitos quânticos. O objetivo é comprimir eventos de fundo em qubits latentes enquanto empurra os fios de "lixo" (trash wires) em direção ao estado $|0\rangle$. Os escores de anomalia são derivados das probabilidades de excitação desses fios de lixo, normalizadas contra as estatísticas de fundo.
3. Treinamento: Ambos os modelos são treinados em dados apenas de fundo usando o otimizador Adam. O VAE híbrido minimiza uma perda ELBO padrão, enquanto o QAE minimiza uma "perda z" (z-loss) para suprimir excitações de fios de lixo em eventos de fundo.
4. Síntese de FPGA: Os modelos treinados são quantizados para aritmética de ponto fixo e sintetizados para o FPGA Xilinx Alveo U200. A síntese visa um ciclo de clock de 5,5 ns. Os autores utilizaram ferramentas de IA agêntica para otimizar o uso de recursos, garantindo que o design caiba dentro de uma única Região de Lógica Super (SLR) do FPGA, minimizando a latência.

Principais Contribuições

• Primeira Implementação de FPGA para Gatilhos de HEP: Este trabalho apresenta uma das primeiras implementações de modelos de QML projetados especificamente para aplicações de gatilho de HEP em FPGAs.
• Arquiteturas Híbridas e Totalmente Quânticas: O estudo compara um VAE híbrido quântico-clássico contra um autoencoder totalmente quântico, demonstrando que ambos podem ser efetivamente emulados em hardware clássico.
• Otimização de Recursos Restritos: O artigo detalha a decomposição de grandes registros quânticos em blocos menores para tornar a simulação e a síntese de FPGA viáveis dentro das restrições de tempo real.
• Benchmarking de Ponta a Ponta: O estudo fornece uma avaliação abrangente do desempenho de física (AUC e TPR) juntamente com métricas de hardware (latência, LUTs, DSPs, FFs).

Resultos

• Desempenho de Física: Ambos os modelos alcançam um desempenho de detecção de anomalias comparável ou superior aos métodos de ML clássicos de última geração, sendo que o VAE Híbrido geralmente mostra uma Área Sob a Curva (AUC) mais alta, enquanto o QAE é especificamente otimizado para o regime de baixa taxa de falsos positivos (FPR) relevante para gatilhos. Ambos os modelos mantêm uma Taxa de Verdadeiros Positivos (TPR) competitiva em uma eficiência de fundo fixa de $10^{-5}$ em todos os quatro modelos de sinal BSM.
• Quantização e Síntese: A análise de quantização de ponto fixo revela que, embora a AUC possa ser artificialmente inflada ou estável em precisões mais baixas, a métrica TPR@$10^{-5}$ é um indicador mais fiel do desempenho de implantação.
• Latência e Recursos:
  • O VAE Híbrido alcança uma latência de 6,1 µs e utiliza 208.976 LUTs e 1.528 DSPs.
  • O QAE alcança uma latência significativamente menor de 0,47 µs (abaixo de 1 µs) com 249.777 LUTs e 1.234 DSPs.
  • Ambos os modelos cabem em uma única SLR de FPGA.
• Comparação de Hardware: Em latência de inferência por evento, a implementação em FPGA é a opção mais rápida para um tamanho de lote de um (o regime de operação de gatilho). No entanto, para tamanhos de lote maiores, implementações em CPU e GPU com múltiplas threads superam o FPGA em throughput, consistente com a observação de que a emulação de FPGA é vantajosa para pequenos registros quânticos onde o trabalho por evento é limitado.

Significância e Alegações
O artigo afirma que este trabalho demonstra a viabilidade de implantar modelos de QML para detecção de anomalias em tempo real em futuros experimentos de colisores sem sacrificar a sensibilidade a assinaturas BSM raras. Ao sintetizar com sucesso esses modelos em FPGAs e atender aos rigorosos orçamentos de latência e recursos, o estudo sugere que modelos prontos para o quantum podem ser integrados nos pipelines de aquisição de dados clássicos atuais. Os autores posicionam este trabalho como um passo em direção à "prontidão quântica" para a infraestrutura de colisores, permitindo modelos de maior capacidade em sistemas de gatilho enquanto aproveitam a eficiência de algoritmos quânticos representados em aceleradores de hardware clássico. O trabalho não pretende substituir os métodos clássicos, mas sim complementá-los, oferecendo um caminho para uma exploração fundamentalmente nova do espaço de fase BSM sob as restrições de filtragem de dados em tempo real.