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Compact Modeling of Oxide-Semiconductor, 2D Material, Carbon Nanotube, and Cryogenic Transistors with Experiment Verification

本文提出并实验验证了一种统一紧凑模型，该模型通过在各种工作机制下整合量子局限、陷阱电荷、带尾态以及温度依赖性传输机制，能够准确模拟包括 OSFET、2DFET、CNFET 和低温 MOSFET 在内的多种新兴晶体管技术的电学特性。

原作者： Chien-Ting Tung

发布于 2026-08-31

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原作者： Chien-Ting Tung

原始论文采用 CC BY 4.0 许可（http://creativecommons.org/licenses/by/4.0/）。 ✨ 这是对下方论文的AI生成解释。它不是由作者撰写或认可的。如需技术准确性，请参阅原始论文。阅读完整免责声明

长期以来，不断追求计算机更快、更小的动力一直依赖于缩小被称为晶体管的微小开关。几十年来，这些开关一直由硅这种为工业界做出卓越贡献的材料制成。然而，随着工程师将这些组件推向物理极限，他们正在寻找能够堆叠在现有芯片之上或在极低温环境下仍能稳定运行的新材料。这些新兴材料包括用于屏幕的非晶氧化物半导体、原子级薄的二维材料片以及微小的碳纳米管。挑战不仅在于制造这些器件，还在于准确理解它们的行为方式，以便工程师围绕它们设计电路。为此，科学家使用紧凑模型（compact models），这是一种简化的数学描述，充当了预测晶体管对电流反应的蓝图。如果没有可靠的蓝图，就无法预测这些新技术在真实计算机中的表现。

在这项工作中，一位研究人员创建了一个单一且统一的蓝图，可以描述四种截然不同的新兴晶体管类型：氧化物半导体开关、二维材料开关、碳纳米管开关以及在极低温度下运行的标准硅开关。作者并没有为每种材料建立一套单独的规则，而是开发了一个灵活的框架，能够解释每种材料独特的特性。该模型考虑了电子如何被困在材料内部的缺陷中、当被挤压进极薄的空间时它们的行为，以及当器件冷却到接近绝对零度时的运动方式。通过使用制造出的器件的真实测量值和已发表的数据对该框架进行测试，研究人员证明了同一套原理可以准确预测所有这些多样化技术的行为。

这一成就的核心在于模型如何处理晶体管内部的隐形力量。在这些微型器件中，电子并不像在管道中流动的水那样简单；它们以复杂的方式与材料相互作用。该模型包含了一种计算被困在缺陷中的电子电荷的方法，这对于倾向于拥有比硅更多此类缺陷的氧化物半导体至关重要。它还考虑了在极薄材料中，电子的行为会不同于体硅的现象，即量子局限效应。此外，该模型弥合了两种电子运动方式之间的鸿沟：即在长沟道中观察到的缓慢、碰撞式运动，与在极短沟道中观察到的快速、无阻碍飞行之间的差距。这使得同一个方程既可以描述长度接近一微米的晶体管，也可以描述宽度仅为几纳米的晶体管。

为了证明模型的有效性，研究人员首先在一个由氧化铟镓（一种氧化物半导体）制成的全新晶体管上进行了测试。该器件构建在硅芯片上，栅极长度范围从40纳米到近一微米不等。模型成功匹配了测得的电学数据，但前提是研究人员必须计入捕获电荷的影响。如果不考虑这些被捕获的电子，模型将无法预测器件的开启过程。这种拟合如此精确，以至于揭示了这些陷阱的能量水平（相当于700开尔文的温度），而这是一个使用更简单模型会被忽略的细节。这种验证确认了该模型能够处理现实世界材料中的复杂情况，而不仅仅是理想化的理论。

随后，研究人员将同一模型应用于另外两种前沿材料：二维材料二硫化钼和碳纳米管。对于沟道长度为10纳米的二硫化钼晶体管，模型准确预测了其行为，并揭示了金属与材料之间的接触电阻相当低。对于碳纳米管晶体管，模型捕捉到了一个独特的电学特性，即由于管子的维度特性，电容（即存储电荷的能力）呈现出非线性变化。该模型成功重现了针对90纳米和10纳米沟道长度器件的测量数据，表明尽管这些材料结构不同，但相同的底层物理机制可以解释它们。

最后，模型通过模拟在室温降至8开尔文环境下的硅晶体管，测试了其在极端条件下的表现。在这种寒冷环境下，电子的运动深受“带尾态”（band-tail states）的影响，即出现在电子通常存在的能带下方的能量水平。模型纳入了这些状态，并成功预测了晶体管的开关能力会在极低温度下趋于稳定，这与实验观察结果相符。这证实了该模型能够处理复杂的低温运行物理学，这对于未来的量子计算应用至关重要。

在模型通过了不同材料和条件的验证后，研究人员利用它模拟了这些晶体管在简单数字电路（具体为一个由17级组成的环形振荡器）中的表现。模拟假设为理想条件且不考虑外部布线电阻，以寻找最佳性能。结果显示，碳纳米管晶体管的切换速度极快，延迟仅为0.15皮秒，而二硫化钼晶体管则较慢，延迟为1.7皮秒。然而，模拟也凸显了碳纳米管设计的弱点：在高电压时存在较大的漏电流，这表明虽然它很快，但可能需要更好的工程设计来控制这种泄漏。氧化物半导体晶体管虽然不是最快的，但对电流流动的控制表现出色，使其成为特定应用的有力竞争者。

这项工作为半导体行业提供了一个强大的工具，提供了一种一致且统一的方法来设计和评估下一代晶体管。通过证明一种统一的方法可以准确描述从氧化物半导体到碳纳米管以及低温硅的一切，这项研究消除了开发新技术的重大障碍。它使工程师能够在器件制造之前就能预测其行为，从而加速了通往更先进、更高效电子系统的进程。研究结果表明，尽管每种材料都有其自身的优缺点，但它们都可以通过共同的物理视角来理解，这为多种材料在同一块芯片中协同工作的未来铺平了道路。

技术摘要：新兴晶体管的统一紧凑模型

问题陈述
新兴晶体管技术，包括氧化物半导体场效应晶体管（OSFETs）、二维材料场效应晶体管（2DFETs）、碳纳米管场效应晶体管（CNFETs）以及低温 MOSFETs，对于未来的三维集成电路（3DICs）和后道工序（BEOL）应用至关重要。尽管这些器件具有工艺兼容性、光学透明性和由于原子级薄体带来的增强静电控制能力等优势，但仍存在一个重大障碍：缺乏工业标准的统一紧凑模型。现有的文献中包含了针对特定器件的分散模型，但目前尚不存在能够同时准确描述 OSFETs、2DFETs 和 CNFETs 多样化物理特性的单一框架。这种缺失阻碍了这些新兴技术的路径探索和设计-技术协同优化（DTCO）。此外，准确模拟这些材料固有的量子效应（如带尾态和量子电容）以及低温运行情况，对标准的紧凑建模方法提出了挑战。

方法论
本文提出了一种统一的紧凑模型，通过整合基于物理的公式化方法，以覆盖广泛的器件架构和运行条件。其核心方法论包含三个主要部分：

统一电荷密度公式： 该模型扩展了以往的 MOSFET 电荷模型，将量子限制、陷阱电荷和带尾态纳入其中。统一的电荷密度公式考虑了一维/二维态密度（DOS）和陷阱电荷。具体而言，它引入了一个受物理驱动的有效热电压（ $\phi_{eff}$ ）来描述热电压与带尾电压之间的过渡，从而避免了经验性的钳位现象。这使得模型能够处理非晶氧化半导体和低温条件下典型的指数型电荷分布。
基于物理的传输模型： 为了无缝捕捉从长沟道扩散机制到短沟道弹道极限的载流子传输过程，该模型引入了一个基于平均自由程（MFP）的传输因子（ $\mathcal{T}$ ）。沟道电流通过将位于势垒顶部的电荷乘以有效载流子速度来计算，而该速度受饱和函数限制于热速度。模型还包含了阈值电压（ $V_T$ ）和理想因子（ $n$ ）的长度依赖性缩放，以解释短沟道效应，如 $V_T$ 下降和 DIBL。
温度与缩放扩展： 模型包含了一组最小化的温度相关参数，以将适用范围从室温扩展到低温（低至 8 K）。这包括带隙（影响 $V_T$ ）、热速度、迁移率和饱和速度的温度依赖性。模型还引入了缩放模型来描述二维静电效应，并针对一维（CNFET）和二维（2DFET）态密度调整了特定参数。

主要贡献

统一框架： 开发了一个单一的紧凑模型，能够在无需为每种技术建立不同模型结构的情况下，模拟 OSFETs、2DFETs、CNFETs 和低温 MOSFETs。
带尾态集成： 引入了统一的电荷密度公式，明确纳入了带尾态和陷阱电荷，从而能够准确模拟非晶材料中的亚阈值行为和低温运行。
量子电容处理： 模型成功区分了二维材料的线性量子电容（ $n_q=1$ ）和一维碳纳米管的非线性量子电容（ $n_q \approx 2.6$ ），能够准确重现电容-电压特性。
实验验证： 模型通过多种实验数据进行了验证，包括：
- 制造的增强型 In $_2$ O $_3$ FETs（OSFETs），沟道长度从 40 nm 到 970 nm。
- 已发表的 10-nm MoS $_2$ FETs（2DFETs）数据。
- 已发表的 90-nm 和 10-nm CNFETs 数据。
- 从 300 K 到 8 K 测量的 FinFET 数据。

结果
所提出的模型在所有测试器件类型和运行条件下均表现出与实验数据的高度一致性：

OSFETs： 对于 In $_2$ O $_3$ FETs，研究表明包含陷阱电荷是至关重要的；不含陷阱电荷的模型无法捕捉弱反型区的平滑过渡。该模型使用单套拟合参数（除陷阱电容外）准确预测了从 40 nm 到 970 nm 器件的 $I_d$ - $V_g$ 和 $I_d$ - $V_d$ 特性。
2DFETs： 对于 10-nm MoS $_2$ FETs，模型提取出 85 $\Omega\cdot\mu$ m 的接触电阻，并证实由于较短的平均自由程（2.3 nm），即使在 10 nm 时传输仍保持扩散特性。分析指出，原子级薄的 MoS $_2$ 沟道在 10-nm 沟道长度下提供了极佳的 DIBL（40 mV）。
CNFETs： 通过设置 $n_q=2.6$ ，模型准确重现了 CNFETs 中的非线性量子电容效应。它成功拟合了 90-nm 和 10-nm 器件的 $I_d$ - $V_g$ 和 $I_d$ - $V_d$ 数据。结果强调，提取的 10-nm CNFET 经历了巨大的 DIBL（280 mV），这意味着存在显著的漏电流。
低温 MOSFETs： 模型准确重现了从 300 K 到 8 K 的 FinFET 特性，捕捉到了归因于带尾态的 50 K 以下亚阈值摆幅饱和现象。

使用校准后的模型（通过 Verilog-A 实现）进行的电路级仿真预测了 17 级环形振荡器的固有延迟。结果表明，在 1.5-nm 技术节点下，MoS $_2$ FETs 的固有延迟为 1.7 ps，而 CNFETs 为 0.15 ps。分析指出，虽然 CNFETs 由于高热速度而具有卓越的速度，但其遭受严重的 DIBL（280 mV）；相比之下，MoS $_2$ FETs 虽然提供极佳的静电控制（40 mV DIBL），但受限于较低的载流子速度。

意义
本文声称，这项工作为评估未来新兴晶体管技术提供了一个预测性框架。通过建立一个考虑量子限制、陷阱电荷、带尾态和弹道传输的统一模型，本研究解决了目前工业标准紧凑模型在 OSFETs、2DFETs 和 CNFETs 建模方面的空白。作者指出，该框架支持这些新兴技术的路径探索和 DTCO，特别是针对 BEOL 兼容的单片 3D 集成和低温 CMOS 应用。针对多样化实验数据集的成功验证表明，陷阱电荷和量子电容是实现这些先进器件技术准确紧凑建模必须包含的关键因素。

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